EMC刚遇到一个问题，各位给提供提供思路啊，谢谢

ytlbms

最近公司一款产品做EMC辐射骚扰测试，在特点频点发现是接手柄的线缆的辐射发射造成超过标准限制，因为把手柄加整个线缆去掉的时候就明显没有这几个频点的超标了。
5 K) C  X  q$ z2 g- x那么问题来了，因为最近看了差模和共模的概念，有点迷糊，我的理解是：
1：这个问题应该是线缆上面的共模辐射导致超标。不知道理解对不对？有没有可能是差模电流造成的？
2：如果整改，我的思路是，和这个手柄相连的所有的PCB布线在主板上要处理好，所有的线要就近参考相邻层的GND，且不能跨分割
8 Q  o' X- }) v" _3：还有一个疑问，就是要不要再进手柄线的connector处，每根信号线都加电容呢？或者加一些滤波？
以上三个疑问有没有相似经验或者高手能够提供一点思路?感激不尽啊。谢谢
/ L" h6 A* r* E

毛豆盛宴

不太懂，帮顶！等待大神解答

古莘

1、共模的问题会多点。2、先采用屏蔽的手柄线试试。3、每根线接电容貌似对辐射改善不大!建议找到准确的辐射源再说!

lizudong

有没有直接套个磁环 试下先，行的话直接套个小磁环

lizudong

比增加电容应该要强很多

ytlbms

lizudong 发表于 2017-1-3 10:03
0 L4 L6 G' H/ p1 _2 n5 A' A有没有直接套个磁环 试下先，行的话直接套个小磁环

: g9 u5 J' L- \考虑过，但是增加磁环对成本增加太大。
  n- L6 o; P  v; Y6 A

fallen

1 基本上共模干扰
: u1 E) L$ o* E# p+ l2 考虑是其他走线干扰过来的，造成线缆的线带出来的。
3 线缆上所有线都增加电容，这是个解决办法；也可以考虑串磁珠。
% g: w; K5 _9 e( A  A8 }# p5 R% b5 @4 超出的频点是单支还是一个包，或者两者结合？
5 列出超频的点，看看属于哪些信号的频点的倍频，一般周期信号占空比50%左右的只有奇倍频，如果不是50%的还会有偶倍频。

ytlbms

fallen 发表于 2017-1-4 23:10
" ^, L$ \6 ^' |, P+ d& ?1 基本上共模干扰
2 考虑是其他走线干扰过来的，造成线缆的线带出来的。
" b8 b* ^3 K% j7 P3 线缆上所有线都增加电容，这是 ...

1：超出的频点在1.15G到1.45G这一片，都很接近限值，并有几个点超出。
1056M，1188M，1408M。
7 a& b2 [" g  J6 A2：其中1188M已经找到原因是DDR3的时钟频率问题，时钟是396M ,刚好是时钟的3倍
3:1056M和1408M初步判断是LVDS的时钟50M的倍频，因为LVDS的数据是7位，时钟是50M
根据屏幕显示不同的画面，应该是可以倍频到352M，1056M，1408M的。
. i- E1 `6 P1 x
$ @- a) L- K8 _; X7 W$ y7 f' q目前的想到的解决方法是，对于手柄线缆的connector，确保每根线的参考回流不要跨平面分割。且进入connector之前要加电容把这些频点覆盖掉。
0 s% n5 R0 V& a) q( o: J! A3 y6 C
( @. }" @3 W7 C; ]* A& Z- ?/ W但是对于LVDS这块没有好的办法，因为屏和主机的连接通过FPC线连接，LVDS线进入FPC线之前没有串入CFM（共模扼流圈）。加上机壳封闭没有之前好，导致超标。
7 {$ `4 q& i. M4 J4 b打算的解决方法是，堵住屏上的机壳有开口的地方，防止泄露，进行试验，看看这些点能不能过。再尝试修改机壳的结构开口。但是代价有点大。
2 S) R, x. B/ |: [3 a! R没有想到其他更好的办法了？
+ e% z# G. s+ m3 c

fallen

ytlbms 发表于 2017-1-5 09:17
1：超出的频点在1.15G到1.45G这一片，都很接近限值，并有几个点超出。
1056M，1188M，1408M。
- o" ~1 H" g# p5 }2：其中1 ...

第二条：DDR3时钟超标，现在应该是很少有DDR3时钟超标的吧。看看layout是否做的有问题。
第三条：个人认为1056和1408不是LVDS的50MHZ倍频，如果是的话，那么低频段的应该也有50MHZ的倍频出现并超标，一般LVDS的问题是CLK的倍频，在保证眼图OK的情况下尽量减低幅度以及开展频；贴导电胶布等等。
" \# B% S* M( g5 w
另外你的线缆走的是什么些什么线？“确保每根线的参考回流不要跨平面分割”只能保证本身信号质量好些，对于一些干扰没有直接的作用。

ytlbms

fallen 发表于 2017-1-5 22:46
9 S; M% a4 z+ F5 Q第二条：DDR3时钟超标，现在应该是很少有DDR3时钟超标的吧。看看layout是否做的有问题。
第三条：个人认 ...

谢谢回复。
* r- `1 M: |: w, X1：DDR的layout是参考NXP的建议做法，直接把DEMO板移植过来的。改的余地不是太大
) ~5 k& |* d7 A3 V( W# _, N2：LVDS的时钟是50M。尝试用铝箔胶带把FPC线裹住，但是用近场探头测试，改善不大。打算带到EMC专门实验室验证一下。这应该就是您说的贴导电胶布的意思吧？
$ }! i4 t+ B3 e# `! c/ F3：“在保证眼图OK的情况下尽量减低幅度以及开展频”，您的意思是LVDS数据信号眼图OK的情况下，降低LVDS数据信号的幅度吗？这个是不是在CPU中有:对LVDS驱动力的设置什么的？
“开展频”的意思是LVDS的CLK开展频吗？这块还不了解怎么操作，我先网上搜一下，搞不定再请教您。
( _) \6 x- ?7 N; e  b1 H4：线缆的信号有几类：一是电源信号12V，5V，3.3V，还GND，AGND，二是LED_PWM,还有按键信号。三是麦克信号MIC1N/P, MIC2N/P.
0 w3 w4 X( a! n, M目前打算在电源和第二类信号上面进入连接器之前加上一个0.1uF和100pF的电容并联。然后在线缆上面的GND信号上面串一个高频磁珠试一试。

fallen

ytlbms 发表于 2017-1-6 15:37
谢谢回复。
# b( W6 p, k( Z+ B! L! Y4 P1：DDR的layout是参考NXP的建议做法，直接把DEMO板移植过来的。改的余地不是太大
: s6 ^) C+ H: W. v3 _* _* P3 e0 o& w2：LVDS的 ...

4 ?  G8 [% X5 m" @% B2 o$ ?1 DDR的基本上就是阻抗再做好点，开展频看看；或者SOC的散热片接GND(如果是金属的)
+ ^3 ~+ `3 \; O+ t2 恩，就是把线理理，做做屏蔽
3 降低LVDS信号的幅度，包括数据与CLK;展频就是抖频，把信号的辐射平均一下。
4 你的都是电源与低速线，加电容解决妥妥的。
" `$ Q/ ~2 f8 f1 M
& ~( i! k$ ]: ]0 P0 D

darhy_chang

一般来说，屏线这个点超标很正常，在屏线的两端各加一个磁环效果会好一点~

yzhfendou

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bcdhf

线束上上个磁环试试