为何按照层次原理图设计的时候发现只能第一个组里面的可以同步进去？

mengzhuhao

为何按照层次原理图设计的时候发现只能第一个组里面的可以同步进去？

例如创建了几个原理图层次，每个下面又带一些页，页里面的信号也使用了层链接符号

2 D7 h' b3 s( J; N为何层与层里面的器件不能同步进去Allegro里面？只有第一个原理图下面的所属页里面的器件可以同步进去？
' |5 s$ E0 d- t# d7 @% _

mengzhuhao

如何才能不画框图就能各个层之间的网络互连？

好像有问题 应该如何处理这样的问题

mengzhuhao

例如：
我新建一个工程
创建2个原理图页，每个原理图页里面各方一个器件，增加网络test1-3，使用的是port的层连接符号
. ?9 [- \8 W7 b6 o( l1 ~
但是发现这样的情况下  只有原理图页第一个可以同步到pcb里面去
% _. v* D' D* p  H3 U4 S
第二原理图页里面的器件不行！
" @) L1 F9 F6 D: p0 U8 ~
为何这样的连接方式无法进去？有没有更好的方法？

mengzhuhao

没有block就无法连接各个原理图之间的页信号？即便使用了层port？

kevin890505

1，第一个SCH图标上有个斜杠，这个是顶层，root，等同软件里面的MAIN函数，调用N个子函数，但是如果你有N-1个子函数都没在MAIN里面调用，自然就不会运行了，也就是说只有在ROOT中出现的SCH，才会导出到allegro；
) u1 G, F  T: A( C1 q2，层次和平坦的区别就是这样，不能做到，理由同第一点；
( k" X' H, X/ H  x4 G3，不行是正常的，理由同上，第一个原理图是root，第二个和以后的原理图必须由第一个原理图调用，才可以。
4，道理还是一样的
+ G" ?+ Y) q8 v" c/ i# S5，顺便提供个我写的资料，可能有错别字什么的，将就看。

mengzhuhao

kevin890505 发表于 2016-9-16 22:48
0 ?+ [- e7 p( M, D: w1，第一个SCH图标上有个斜杠，这个是顶层，root，等同软件里面的MAIN函数，调用N个子函数，但是如果你有N-1 ...

0 D. J3 A! l: t# Q4 \以前很少用这种方式 最近在改一个原理图 是按层连接方式的层次化图
) E' G/ D. k, d$ j

ltm163

kevin890505 发表于 2016-9-16 22:48
3 P2 I0 _: i$ Z" |1，第一个SCH图标上有个斜杠，这个是顶层，root，等同软件里面的MAIN函数，调用N个子函数，但是如果你有N-1 ...

$ ?) G( H/ _' y* r8 l! M# }这个层次原理图，还是简单了点，电源模块，与各模块之间，电源如何互联，能否提供一个例子…………TK

文心雕龙7

感谢楼主分享！！！！