关于DDR时钟波形

mcudoc

近期有点个项目，DDR部分不太稳定。让DDR芯片厂做一下时序分析。发现DDR CLK的正负交汇点电压偏低（如下图所示）。想请教一下名位大神，像这种情况怎么改善，这种情况对DDR的稳定是否有关系呢？
0 G9 ~% z1 r' h7 Q; M
9 s: a1 ~1 u% L8 H7 ~$ z
" b  k! h% E$ g. t9 h1 t! A, r- W- u6 a

honejing

應該不是這個問題。
依波形圖看，Clock 頂多幾百 ps 的 jitter，對於 5 ns 周期的 clock  應該不會有問題。

584511743

; Y  E. E9 f8 x% s8 i2 u. O# H應該不是這個問題。

jackclover

應該不是问题