请问有这样处理 clines 的吗？作用和做法是什么？

mintjelly_abc · 发表于 2016-2-25 15:02

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如题，对于 DDR 信号走线 neck 部分做如下处理：

zqy610710 · 发表于 2016-2-25 16:10

怎么看不到图

michaelli · 发表于 2016-2-25 16:22

第一次见这种情况，是不是为了阻抗啊？持续关注

dzkcool · 发表于 2016-2-25 16:49

Intel的技术，为了控制串扰，真实效果如何最好通过仿真确认，不要过犹不及。

mintjelly_abc · 发表于 2016-2-25 17:03

dzkcool 发表于 2016-2-25 16:49
1 _2 A4 ~+ p i+ AIntel的技术，为了控制串扰，真实效果如何最好通过仿真确认，不要过犹不及。

好厉害啊，这个就是 Intel 的项目上的。请问 shape 是怎么加上去的呢？neck 模式走线这么长，加shape 的部分，线距也很小，这样做跟之前看到的信号走线规则正好相反，都颠覆我对 PCB layout 的理解了

dzkcool · 发表于 2016-2-25 17:07

Intel提供了相关Skill，可自动实现。

kinglangji · 发表于 2016-2-25 17:48

不明觉厉.//..

mintjelly_abc · 发表于 2016-2-25 17:58

第一次看人家这样做吓了一跳，板子看着被整的很复杂，还有点随意

mintjelly_abc · 发表于 2016-2-25 17:59

dzkcool 发表于 2016-2-25 17:07
* B' _' Z9 z# w/ O+ T* nIntel提供了相关Skill，可自动实现。

谢谢，

bashao · 发表于 2016-2-25 22:24

为什么不将距离拉开一点呢？

Projectaker · 发表于 2016-2-26 09:04

关注此贴，火不火？

zqy610710 · 发表于 2016-2-26 09:27

看这个好复杂的，去年在一家公司见过这么处理过

bingshuihuo · 发表于 2016-2-26 10:20

为什么不将距离拉开一点呢

dx126321 · 发表于 2016-2-26 13:52

好吧，没见过，来学习

J蓝虹 · 发表于 2016-2-27 08:33

没有太大的学习意义。一定Intel提供的skill才能实现，里面会有具体的做法，适合于INTEL DDR4的平台。图中给的应该是purley平台的吧?

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