allegro 生成测试点没有自带丝印外面的白圈圈

usm4glx · 发表于 2015-11-23 16:50

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如题，怎么能在生成测试点的时候自带白圈圈呢，没有白圈看起来很怪啊

5718366 · 发表于 2015-11-23 17:14

这个测试点不是在这里生成的
是做成封装元件，网表导入的

我lay个去 · 发表于 2015-11-23 17:14

白圈圈是TP的丝印吧，如果是丝印，增加封装的丝印，然后调进来就有了。

usm4glx · 发表于 2015-11-23 19:57

5718366 发表于 2015-11-23 17:140 f) Y" U/ B6 ]# \7 p B, Z
这个测试点不是在这里生成的
7 k% Y1 L; A2 s/ J' N( U是做成封装元件，网表导入的

我知道，只是我比较喜欢这种通过系统增加的方式，能不能搞成和做成封装一样的效果

usm4glx · 发表于 2015-11-23 19:58

我lay个去发表于 2015-11-23 17:14
% N7 @1 l7 A2 z* p2 a g+ @4 q$ V白圈圈是TP的丝印吧，如果是丝印，增加封装的丝印，然后调进来就有了。

可是我现在使用的方式是pad的形式，增加不了丝印层

hh3020 · 发表于 2015-11-24 08:41

在PCB里加也行啊

usm4glx · 发表于 2015-11-24 09:44

hh3020 发表于 2015-11-24 08:41
' o/ ~8 ~' G2 T( s+ ?+ i在PCB里加也行啊

怎么加

hh3020 · 发表于 2015-11-24 09:55

在每个测点上手动去加丝印啊

65770096 · 发表于 2015-11-25 13:42

打via加的测试点就是个via 你觉得板子上的via都有圈圈会不会很奇怪

蓝色的天口 · 发表于 2015-11-26 09:24

这个功能一般都很少用的

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