ORCAD 封装引脚对齐

哈达恋

使用cadence三个月了，还没体会到比altium designer好在哪里，画的基本都是两层板，没有用到什么特殊工具，觉得cadence把简单的事情复杂化了，很浪费时间，AD半小时可以完成的事情，cadence差不多要1-2小时。。。
& ~3 x' _6 E: D4 J& a" ?不由得开篇感慨了一下。。。。
   
   如上图，我画了个原理图元件封装，已经网格对齐了，也对属性进行了一些设置
/ Z& g3 }' P+ r( s7 g
    但是到了原理图绘制界面时，就是不对齐，它就是不对齐！！！，还变了模样！！~！！你说这是闹哪样？？？？？？？
& Z' v/ R9 D5 K" F! j
# `5 Z0 H7 G( _1 Q    朋友们，你们提醒我下怎么解决吧。。。我没招了。感谢~

哈达恋

坑死了，我画完保存，重新打开还是原来的模样。。。

12345liyunyun

外面那虚线框没对齐

哈达恋

12345liyunyun 发表于 2015-10-30 00:00
; M$ T3 N7 }& `外面那虚线框没对齐

+ R( ^- ^( [0 d/ N& h  V5 L0 d这个有可能，我后来关闭重启电脑就好了。。。