pads logic里面创建CAE符号的时候可以隐藏引脚吗？

shinesky · 发表于 2015-10-25 11:02

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本帖最后由 shinesky 于 2015-10-25 11:07 编辑

有地面接地引脚，不想在CAE里面显示出来，要怎么设置呢？

ljq200 · 发表于 2015-10-27 10:54

隐藏的功能并不实用，除非你自己很有把握。个人认为这是个比较蛋痛的功能，没有实用意义。象电源脚，你隐藏了，还要指定电源名称跟它连，到时对原理图也不好对。

dali618 · 发表于 2015-10-25 12:09

在做part时作隐藏处理
以前我也是这么做，后来还是不隐藏了，不方便

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