请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

matice

看到一些设计中的sdram的时钟线比数据和地址线宽，数据地址线控制在50欧姆，
那么时钟线的阻抗就会小于50欧姆，这样对时钟线的信号质量的影响到底是好还是坏呢？
. l8 y8 H/ {" H( o  A. V6 w
+ s0 h- m  B; Z. U$ ?! V+ }. v谢谢。

forevercgh

阻抗匹配是对于单个网络来说的。
可以参考下特征阻抗的公式，阻抗不仅与线宽相关。

. j1 s# t* {' j; `1 d+ J如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

matice

原帖由 forevercgh 于 2008-9-24 08:37 发表
9 q! Z- ]  i2 a  B( v阻抗匹配是对于单个网络来说的。
可以参考下特征阻抗的公式，阻抗不仅与线宽相关。
* c2 O; e: Z4 v# r  {$ y" v
; B) L# b1 [8 j# t1 z% J9 d& \如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

" f4 v* X/ Z% ?8 J" S
7 b, K! w+ C" X我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
$ A* C6 W/ h+ K9 T5 s时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。
/ [: @; ^: g$ W! x. ]! e& a  ^
" h! [+ N# X2 H这个意思很难理解吗？

forevercgh

时钟buffer和数据线buffer是不同的。

sarryfu

原帖由 matice 于 2008-9-24 11:00 发表


6 \# Z9 r* p$ r8 f$ I我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。
: Z6 B& _, f$ i1 O3 [
这个意思很难理解吗？

" L% l1 K2 z+ I- ^2 F" Y阻抗是个范围，可能是封闭区间，也可能是个半闭区间，跟其余因素也有关系。
6 F& f: L' q0 U' Q+ A
你说的这种情况没有关系，是对的，你就这样做吧。

liqiangln

传输线阻抗是在频率下的一个范围，时钟通常100M，数据基本就是200M，所以你的物理约束在50欧姆，但是在不同频率下测出来的阻抗是不同的；既然你加宽了时钟线的宽度，其实在反射上问题不大，但是在工程制作上感觉你是不是增加了成本了呢？