★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

大家一起学pads!
3 A+ X4 g$ l0 Q6 ?
9 q  L8 }" E4 {, T% ?5 D互相学习，取长补短！
. M0 e# o, [9 s  Y' S+ L' R' c1 j4 c! a
大家对PADS软件使用有不明白的地方或有什么心得体会，

本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
+ z% N3 n# \6 ?" N+ X

( F6 N6 f3 H+ H8 U& M欢迎跟贴！有问必答!



$ _+ s% b4 P& w7 H9 F8 E: E( {[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]


  q' `. d1 `! r& M0 E) D& r% }由于此贴已过有效期，特开新贴：

2 c  G. Y, s1 T- J. K★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
# ?2 x  j# h8 zhttps://www.eda365.com/forum.php? ... 63&fromuid=1147
2 J* y; a! y' g/ p5 `0 x

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
) V, E; a! p; U5 L如果需 ...

非常谢谢jimmy回复,
5 o. [$ k9 {& x

& V9 n3 }3 B% T  e
" r; I7 V0 R5 p7 R  l5 q- }8 r6 i另还有些疑问.请教.
" Q- I3 J$ w3 q: ~1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
6 k) \8 ]* j) p& W6 R又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
' d5 |' o5 \. @3 a
另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

* O2 c, p4 ]! ?  y一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
' u5 L! N6 H& m6 S, c6 X. ?如果频率是800M,这个时候,走等长好还是不走等长好?

. u4 T! _7 Z- y, x# o另对于双DDR,或多DDR,如何等长?

3 s+ J0 e* m# I# C0 ]1 _3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
' F5 Y+ \* m) a. c- k) `, U
* U* B. M1 P* j- S! W$ w- ]
5 {: K1 A7 F" Q5 L. {& g3 y
. U! x/ @- h9 T9 W

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
8 Z1 Q) e6 ?6 ]! b" h5 D" h版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

5 C! ~0 ~+ ^3 O3 |5 ?取消显示标记选项即可。

+ I8 m3 M/ S# T/ t% Y

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
1 ?2 {+ k. W: ?
9 N8 b0 r$ g2 ]0 X5 B5 M2 Y+ X解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。
; X* ~! K: N* e0 K/ M
0 r6 n, n2 y* L$ w7 d) R+ P也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
) ]9 _2 r3 b- p% x5 G- \9 {# N比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

; j; A6 A) p5 E! _$ E. w: L中间的散热焊盘只做一个大的就行了。
" ]8 T1 x6 {5 c- L0 m3 m
% y$ _7 [& G0 ^0 j$ P8 m另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.
! e" p2 I* X" b9 M- v
9 V6 a3 ?+ Y6 D' L2 u) u% N. c想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

5 a$ U* X( c, g& A: z: }
Ln

n是你要切换的层

比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

8 _; w- e" y" D8 X2 c+ [
7 z6 q+ \5 s* i! m6 q0 I4 U那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
2 {; [1 N9 J% L/ X
* N8 r- Y* b, T, J" t6 M我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
6 P3 j$ D3 T3 \: V我是菜鸟，希望楼主耐心指教
0 r* _# V1 n3 F  B* @) }
. D0 `# {$ q6 p+ u* ^7 ?8 Njimmy:

4 X2 ]) _% v$ i比如创建元件,丝印外框统一做在all layer

: d% E  s1 \* Y5 T/ v2d线宽不低于5mil
' J! t6 [0 U# r  V5 L' S
TEXT等信息不添加在TOP或BOTTOM层
8 P/ d, ]6 R7 }! f2 C4 Z' F6 u
等等...
% d6 @; K, ^, \
- J0 w/ j( t  K0 ?/ M[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
. Y) z3 N2 _0 g( W
jimmy:
1 }7 X3 `$ j7 @
这种修改起来很费时间。
6 \  I1 g- T* Q7 T$ {" \
8 K! L1 z: x! L; W主要跟你的走线习惯有很大的关系。
6 I  N9 S: ]  M3 n
4 Y8 ?2 y1 q  d& n3 {我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
& \6 @5 I# l  t$ U8 }" Z1 J
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
* ?  ~% e0 B2 W; C
) R+ f- f" ^3 U. p( n  T灌铜后将之删去。

% ?. s( i2 h) ^% `[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

, B; I# J3 X& x. `' }这种修改起来很费时间。

0 |  a! c. q& Z4 ~$ A主要跟你的走线习惯有很大的关系。
6 C* c  Q; N! z, t. D; h
* S% G! W" d% c" B+ A我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
, L* R9 u7 V2 l
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
# u) l/ P& x, s$ y错误如下:
# s8 Z! ^  O; a+ P4 e3 g* b4 ?Mixing nets EGND CN2 1 FMI CN2 1
2 r0 h  N0 u/ s) T% V3 m6 R2 tCN2.1 LA4.2 TP42.1 RF2.2
5 s9 b/ b. n" a*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
4 ]/ _" ?9 Y5 L& T# A( }LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
/ J! Z0 l3 h' @( T  U, U( d" I4 e0 UWarning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
' n% T2 [0 Q! F1 r. V/ }) B因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
$ I+ P6 j4 N+ d6 w& \, _, p看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
9 v7 Q# \. J- p7 z" n8 F, l5 ?还有个“地”的问题
+ J* m9 [: u) u  l: P6 }8 |7 \手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
$ [& M" F* p  D, M模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
$ e& |4 a: s- G0 j这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
, r/ o6 Y/ }3 C) L2 M. k我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
' x$ K2 @1 e5 _0 {" ~- r结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gate<1>for gate number#<1>   
+ V0 A, F9 v5 H. N* }* T7 ?还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

please uncheck
allow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
: v2 i, I& d9 C/ X) Y
$ ^9 ]8 @9 t8 X2.
( N5 w4 L/ n/ H" M" Q  N# }8 u5 l6 h手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
$ Q/ P# @2 O1 l2 [4 ZTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
/ V* I" O( s; k9 Y; y, H重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
# B' m5 ?' R# d! ?# g[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!

斑竹救命