★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

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  w& T1 A5 f" A8 I+ J大家一起学pads!

9 n! ~' B0 ]5 l( f8 d* ^互相学习，取长补短！

- V" d& }5 P4 m. d6 z  {大家对PADS软件使用有不明白的地方或有什么心得体会，

本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
. T, H% `( Z) c) @) r( A6 P

欢迎跟贴！有问必答!
! C( o; h3 u0 S+ F+ I/ G2 v8 N
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# g2 p8 @+ ~- J: E/ u7 j
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]


由于此贴已过有效期，特开新贴：
; M$ g. i& H, Y3 v, Y) v9 W
$ L1 o2 W) L3 Y: Y" E6 p★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
5 ~( w% Q. ~+ J4 b; F' t. q( u: w, ^https://www.eda365.com/forum.php? ... 63&fromuid=1147
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etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
# |+ A9 ~" E/ q" ~一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
: t; W! v, y) A* X* y这方面是否有详细的理论解释?
4 j; V% A/ p; l8 U) |( o3 A; [如果需 ...

非常谢谢jimmy回复,
' i" }% S/ v0 s( D9 h9 e5 z. h
4 v' P6 N* L2 G9 O# P& u1 ?3 t
# l( F7 d5 F! P2 |5 q
另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
9 v" B* }9 h% w& G2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
2 ]& D) _# a& d: l  k' Y. P又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
7 J. E9 I" a, T2 [- g4 P# n' n
: N, j2 q  M% d9 a% A6 y$ l另还有一重要问题,
; c6 B9 ^0 T- p- D% Z. ~, j: R通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

5 q$ q' x9 }7 r5 t8 k$ B% d一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?

另对于双DDR,或多DDR,如何等长?

3.以前经常有听到较多数据线时,如16根时,
+ b9 r( ~# G' G: M# Y9 @2 w走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?

" W1 O' g* y* l


" @# c( l* [& a/ v3 J0 h$ d4 p/ F

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

取消显示标记选项即可。

! z, z! K3 @# F) k6 ~! l9 x  }, _+ k- J

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

; Z/ y9 g* r$ c& g也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
! R! S6 n" \- d% C4 ^" ~
! H! h9 V' s; t( T4 T/ x: R另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.
  C  J- P; T+ C
' F$ Q: X- d+ M, P' v* R) E  G% i. Y6 H想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
: H; m- D- j6 A9 J由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

Ln
# m: r# V5 l. u$ Y8 d
n是你要切换的层
; S8 P. D7 p0 ]' F% H+ ]4 d, L  H: D
5 @$ ~8 X0 J2 T9 [) |3 j比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
, k% w) S- U- u8 f/ U+ d这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

0 ~, [1 R0 y! d6 N# m1 e9 j那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

  p9 z9 l* k: m$ o$ }3 M0 \( ?我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教
+ I, D* w( r; g2 k8 L
! m5 [7 `" v: C2 u) R9 ]jimmy:

7 @4 l/ ~  [1 {" u比如创建元件,丝印外框统一做在all layer
. t0 T# b+ ^, i7 ?9 y3 o2 G( U
2d线宽不低于5mil
9 }% }4 ?3 S' F0 b
1 t' @8 q+ @( H) `( q# @" CTEXT等信息不添加在TOP或BOTTOM层

7 `, i5 i) {  m# w等等...

$ i" k' V1 g# k6 N* l[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

! s+ ~, G% U7 s* u3 r: K5 cjimmy:
) c8 B1 v% r' r
这种修改起来很费时间。
" h4 W+ O- p( ~1 d
主要跟你的走线习惯有很大的关系。
9 K8 p1 y& l! }& d
1 {0 s# ?  ~9 A! H7 r  f8 x我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.

" E0 D: L8 H9 f% O$ D如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
# J: Y! E+ u( p4 s
$ T# c, w8 A8 v$ _2 [1 a' z8 @灌铜后将之删去。
& ~3 {5 b1 V1 m+ B( e, J5 K
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

% ?9 }  `& ?, |+ T& B
& o# ]5 f  c* \' h! t) e% Q这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。

/ x& H7 f+ p- \& ?- k我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

! Z4 G' r" \" _% U% W  ^  z' h7 r如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
2 \6 M8 j' u8 l+ K7 B8 C原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
0 y! ~  l1 R2 d) d8 _错误如下:
8 L, c) _  X2 x$ u" `8 Z5 kMixing nets EGND CN2 1 FMI CN2 1
7 U# z0 ?7 r1 m4 P- ?% iCN2.1 LA4.2 TP42.1 RF2.2
6 z3 W+ z" |5 U* {*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
4 c' u" O1 E3 h" p9 m2 M还有个“地”的问题
; e  ~' o  O9 @$ p( V手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
* A  U7 [" N$ Z9 _TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
( f, q9 ~) t  z/ p( L7 s# D, FTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
6 p+ A' K8 U) R$ t& a& R9 N关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
9 a' W) Q1 P/ _' L( _' apin discrepency    decal gate<1>for gate number#<1>   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
, Z3 c. b0 v' {6 e7 C) E+ w# e, R7 L为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
* [) m. U: L$ R请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
0 l8 B1 r" q( Epin discrepency    decal gatefor gate number#   
5 H& h3 N+ L% g. D还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

& ]8 H& c- ]/ {4 L: }# rplease uncheck
1 r1 t$ q2 `8 c0 a0 pallow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
- k1 n4 A, J  X1 a" V6 C, l& J# `; x: a' nreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
% V2 {3 E/ d7 \( B% }
2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
- S0 u) E2 t( eTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
+ k3 {0 y& ~) k6 L# Ureply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
8 ~6 w4 W, }# V$ r6 Q+ l- I/ E重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!
; S  s$ @/ {- p. o4 ]% m
斑竹救命