有关DDR布线的疑问

yezi2893802

大家好，我手里现在 有一个板子，板子上面有4个DDR，都是200M频率，是竖着排列，这四个如图，其中上面两个DDR是公用一组时钟线，下面两个公用一组时钟线，其中中间的两个DDR时钟线的长度是相等的大概是2350MIL，最外面的两个DDR走的是蛇形走线，并且也是相等的，大概长度为3120；四个DDR的数据线是应当算等长的，其中D0的长度为2315~2575MIL，D1为2195~2580mil
' @% }4 E$ g3 Y* }, pD2为1878~2140MIL，D3为1715~2115MIL，D4为1903~2245MIL，D5为1965~2132MIL，D6为2194~2572MIL，D72199~2585MIL，地址线的长度是等长的一般都超过了5000MIL
- n2 L; E0 |2 K5 Z8 q9 t+ W8 H现在的问题是：
1. 首先时钟线，不明白为什么第一个和第二个是一组差分的时钟线，本身第二个DDR距离主芯片的距离相对比较近，时钟线的走线没有特别，大概是2350MIL，第一个DDR本身距离主芯片比较远，可是这个DDR在与第二个DDR时钟分开后就走蛇形走线了，大概的距离是3120MIL，下面两个时钟线也是这样的走法，这个我就没有明白，为什么距离远的时钟线反而用用蛇行走线呢？距离短的DDR的时钟线却是按照正常的走法呢？
& s+ p# _7 h7 p+ G. h3 Z2 q8 A/ m2. 数据线的走法，我看到的一些资料都是地址线的长度是按照时钟线的长度来订的，但是一般都要求长度差不超过50MIL，现在时钟线有3120MIL与2350MIL两个长度，这个数据线没有明白是按照什么定义长度的
3. 对于地址线没有什么特别要问的
下面是我手上的一些资料对于DDR布线的一些要求，按照这个要求我手里现在的这个板子我觉得是不合格的，可是这个板子多方面试验都没有问题，可是对于走线的方法我一直都不明白，希望各位高手指点。
DDR 时钟: 线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，必需精确匹
配差分对走线误差，允许在＋20mil 以内
' }# E& u0 i6 e9 a7 d- EDDR 地址、片选及其他控制线：线宽5mil，内部间距15mil，外部间距20mil，应走成[localimg=400,298]1[/localimg]
菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短
# O; n& \3 P2 F9 h0 `5 S) k" RDDR 数据线，ddrdqs，ddrdm 线：线宽5mil，内部间距15mil，外部间距20mil，最好在
3 P8 E$ m9 ~' f  l5 y/ s% J6 w8 L同一层布线。数据线与时钟线的线长差控制在50mil 内。

yezi2893802

2 o1 X( N& i; N# d# f; U[ 本帖最后由 yezi2893802 于 2008-9-22 20:04 编辑 ]

sy_lixiang

第二个问题我这样想：两个长度对应了两组不同的地址线，各组地址线适用相同的约束。。。

cresten

希望高手作答。

yezi2893802

希望高手作答

lara_bxc

我觉得你给的图太不清楚了，建议去掉格点和丝印层的字，高亮选用亮一些的颜色，或许那些高手会看的比较清楚

[ 本帖最后由 lara_bxc 于 2008-9-23 13:06 编辑 ]

_hhh_

每个DDR的时钟线要对应各自的数据线.   D0的长度为2315~2575MIL，D1为2195~2580mil   对应3120
  J" q! w- l$ R5 v: G* \4 D! j                                                            D2为1878~2140MIL，D3为1715~2115MIL           对应2350MIL
  A) x* g; N. ]8 b6 k9 M而且这个长度应该是仿真后的结果.
, \6 O+ `& G+ H7 Z4 T0 Q  Z地址线速率较低,这里好像就没有考虑.

GND

建议你去看看VGA卡的DDR规则

chenhaikun

看不清楚

adwordslai

讲的不太明白，图也不太清楚，弄好整理之后再发吧

zlq0416

VGA卡的DDR规则