7月25日培训心得

pengjun_168

第一次参加allegro的培训，本次是以HDTV为实例，针对DDR3模块设计和开关电源处理为重点。
: t! `$ `0 C( k) r6 X, @
7 j4 o) U! ]2 P7 r8 I$ [) z1.DDR部分（以芯片的layout Guide 为准，没有的话，以下列为准）
7 S# F( j  b. @2 w! fa. DDR SDRAM读写复用，QDR SRAM读写分开。
  }1 Z2 H' ~: @" c; tb. DDR数据线走线中需要注意同组同层（D0~D7,DQS0 +/-）,(D8~D15,DQS +/-),中间不能参杂其它信号，DQS为基准等长，最长控制在2500mil以内,组内误差控制在 +/- 10mil ,优先以地为参考层;特征阻抗 单线50 OHM ,差分100 OHM，相差不能超过0.5 OHM
   地址线、控制线、时钟线以时钟线为基准，地址线误差控制在 +/- 50mil,布局布线.
: _9 S% I$ r/ E1 y  W  ~8 X  oc. 所有的信号少换层，特别是数据线与时钟线不能超过2个过孔，所有信号线之间满足3W原则。
4 W1 ~/ `  Z0 u" |2 x% Gd. 所有的信号不得跨分割，且有完整的参考平面,换层时,如果改变了参考层,需要注意增加回流过孔或退藕电容.
e. Vref为电压敏感型信号，且对DDR addr和data组应该分开供电。Verf电源线宽，线距推荐不小于20mil
f. 所有DDR信号距离相应参考平面边沿至少30~40mil.
g. 任何非DDR部分的信号不得以DDR电源为参考。
h. 地址线布局布线要求优先Fly-By,分支处的过孔到管脚长度尽量短长度在150mil 左右
i. 地址线和控制线的上拉匹配电阻放在最后一个DRAM末端，与DRAM走线长度不超过500mil,上拉的VTT电源要求与DDR相同。

! k2 X5 T" H6 L; `2.电源模组处理
a. PCB载流的4个因素：线宽，铜厚，温升（线宽越细温度越高，温升越小越好），层面（外层散热好）
/ d& i: L: Y8 w0 k, E8 g  Db.12 mil走线对应1A的载流
c.电源EPAD的过孔不要塞孔
, g( z  v: ~8 J* U
感谢杜老师