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还是关于DDR的问题

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发表于 2008-9-13 20:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我的8层板的DDR和CPU连有10R的电阻  SDA0到SDA31 有些中间接了10R电阻  DDR不是要等长 误差有400MIL是允许的  但是加电阻怎么解释 而前不是全部都加了  难道是阻抗匹配  高手能解释一下不
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发表于 2008-9-14 10:33 | 只看该作者
我画的板上 用的是100R的排阻 不过也不是太清楚 起什么作用  可能是限流吧?

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发表于 2008-9-14 15:44 | 只看该作者
是不是高频抑制方面的考虑呢?

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发表于 2008-9-15 23:29 | 只看该作者
这要看DDR的类型来说,如DDR2:- k0 P& P& r, [0 G% ?1 A$ X% L
如果是AMD的芯片组那是全部都有串电阻(靠CPU端则是SO_DIMM,靠DIMM的那是台式机用的),那是用来做阻抗匹配的。2 o2 A" _  \" U2 c! t
如果是intel的那是接在DDR那头,是上拉电阻。数椐线是没有的,Command和Control线才接。
+ J( Q0 I' u, b1 X5 wDDR1和SDRAM==电阻的用法是不一样的5 e* ^' l: o3 p' f7 ]* Y
如DDR2有好多电阻都做到内存上了

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发表于 2008-9-16 08:47 | 只看该作者
源端端接,应该是用来减少反射的!
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发表于 2008-9-16 12:15 | 只看该作者
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发表于 2008-9-16 14:34 | 只看该作者

为什么INTEL的没有呢?

原帖由 hunanwuxi 于 2008-9-15 23:29 发表 / X/ O4 P/ N( q. b
这要看DDR的类型来说,如DDR2:2 {; P5 S/ |% Z
如果是AMD的芯片组那是全部都有串电阻(靠CPU端则是SO_DIMM,靠DIMM的那是台式机用的),那是用来做阻抗匹配的。
6 o# {! t' S( H* a" v如果是intel的那是接在DDR那头,是上拉电阻。数椐线是没有的,Comm ...

: k, \2 Q8 A7 U! h0 {3 w3 A7 o5 {3 u* l2 }4 v( m3 c
我也看到intel的主板上没有串联匹配电阻,为什么?难道intel内部已经做了匹配?

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 楼主| 发表于 2008-9-16 16:13 | 只看该作者
加问一个问题 我的DDR 2个 并联 DDR的地址线是复用的  也就是说12位地址线要等长  而我的DDR中间全部加了电阻 从CPU到电阻  再从电阻到两个并联的DDR  的连线要等长把 允许误差是多少
Allen 该用户已被删除
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发表于 2008-9-16 17:34 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽
Allen 该用户已被删除
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发表于 2008-9-16 17:34 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

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发表于 2008-9-19 21:10 | 只看该作者
原帖由 Allen 于 2008-9-16 17:34 发表 / _& @. j# D/ V( k# R

9 ?$ L7 g: b% n1 j8 }% C: W7 O有些已经被集成到IC里面去了。

/ K5 N9 `/ x, B4 T
* _: E. v; r6 t/ I  k可能是集成到北桥内存控制器了.

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发表于 2008-9-23 17:21 | 只看该作者
DDR2 集佶墼到 DDR2 DIE 内部   有程序自动调节

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 楼主| 发表于 2008-9-24 12:30 | 只看该作者
关于我的DDR的地址线加10R电阻的解释,我问了设计电路的工程师,不懂,解释如下:+ ~- D6 s0 `! r8 ?' j6 o
能有效的消除数据线上的尖峰波,大概就是抑制高次谐波把,还有能消耗地址线上震荡引起的来回电流,  大概就和我们的振铃现象一样把,就是地址线上的电流要消耗在这个电阻上  这个解释不和比配电阻一样吗 我表达的不是很清楚 因为我也没听懂
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