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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › DDR3 地址线和数据线的时间差问题
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DDR3 地址线和数据线的时间差问题

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jacksaon

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发表于 2015-4-11 15:16 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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[img]file:///C:\Users\jacksaon\AppData\Roaming\Tencent\Users\924395265\QQ\WinTemp\RichOle\RZM1WVTAL2{E{K[EC[OJ37S.jpg[/img]! P( }/ m! u3 X
公司已经成品的DDR3的布线长度，我做了统计,DDR3_ADDRESS 和 DDR3_CLK的时间差是-290ps,并不符合ZYNQ-7010手册上写的file:///C:\Users\jacksaon\AppData\Roaming\Tencent\Users\924395265\QQ\WinTemp\RichOle\B3@QZ_0@6(1~WY){7VK0V5J.png正负10ps
# n8 _/ ?) m4 v% @* _求解释$ X  |& V9 ~7 R; g

. W8 t4 P8 g7 H6 N! q7 D# F( A& w! O
' B* }# A# a0 f( P: J, y
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littlepig

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发表于 2015-4-11 17:08 | 只看该作者
图片上传失败哦

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jacksaon
是的，比较失败  详情 回复 发表于 2015-4-13 10:15

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zlpkcnm

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发表于 2015-4-13 10:08 | 只看该作者
请问楼主是怎么DDR3_ADDRESS 和 DDR3_CLK的长度的。你是否有将芯片内部的长度加上。在做DDR3走线时候，每个信号的芯片封装内部走线长度需要计算在内的。

点评

jacksaon
呵呵，已经解决了，，网页链接：http://bbs.ednchina.com/BLOG_ARTICLE_3022001.HTM。。。。需要注意的是端接电阻走线长度不需要考虑在内  详情 回复 发表于 2015-4-13 10:16
If by life,you were deceived.
Don't be dismal ,don't be wild!
In the day of grief,be mild!
Merry days will come, believe.
Hearts is living in tomorrow.
Present is dejected here:
In a moment, passed sorrow
that which passes will be dear.

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jacksaon

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 楼主| 发表于 2015-4-13 10:15 | 只看该作者
littlepig 发表于 2015-4-11 17:08
6 Q& Z1 n) S' H6 S9 Q4 B图片上传失败哦
/ d8 L, }+ U  e8 K; y1 n' v, `
是的，比较失败7 d  U% Q. p& T

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jacksaon

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 楼主| 发表于 2015-4-13 10:16 | 只看该作者
zlpkcnm 发表于 2015-4-13 10:08
5 u; Y8 k$ v; O# s: H1 v& B请问楼主是怎么DDR3_ADDRESS 和 DDR3_CLK的长度的。你是否有将芯片内部的长度加上。在做DDR3走线时候，每个 ...
) e0 ~2 n8 J! r4 V6 h
呵呵，已经解决了，，网页链接：http://bbs.ednchina.com/BLOG_ARTICLE_3022001.HTM。。。。需要注意的是端接电阻走线长度不需要考虑在内
, G, K+ F2 y7 D8 _" U2 |  L6 @

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