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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?* N) H( ]: B# \% X

; ^2 u% X& ?* _) w" g* ?6 K( ~% i6 i. J3 k" \3 \
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。1 L2 [* N4 ^* Q* A" ]$ C; U$ {

- c5 K" `% c8 W, ?( W' ~4 L5 l  E& x因此MARK点对SMT生产至关重要。2 G2 I' K2 z5 ]0 I( y) {
0 T2 x, @) u2 R+ ^/ ?
MARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK.
) t; j- @2 v+ Y9 Z7 S9 J! \2 i$ v" A; x! Y
你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。
) {5 X" a: _: h* E& c5 p1 _- u( X2 X% P
如果有拼板,工艺边也要加MARK点。

( E" G: P# z' v% f; V& R# M( l4 t/ n/ i6 A0 Q

+ Y; ~7 [# p5 q1 u+ a
$ y, M8 k6 |- b
  K# a1 `3 Y1 {3 E+ k% c& ~) k1 |看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?' B* m3 L( H, b' Z5 u& D/ }
# K! r$ g1 ]6 J% s7 ?2 U, [
jimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。
  K! d# c. Z% t4 |
! L9 u& e* k! l2 W还有请问SMD 的CPU各位有加上MASK点吗?
& r; Y+ ~/ h, w2 b; E$ v7 e" e6 l6 S+ Z$ f; I
jimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。
! Q8 Y) [4 `, n1 E
! r3 T6 i% x; V7 O. g0 N# y6 O8 r有人说要加上,有人说没差别,到底需不需要加上呢?  |4 f1 i: J+ @/ m
* l; M, G8 B- D( @) e
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。2 R# m& L* _7 }6 P' ?
4 R3 {6 w* _6 n# M6 R! C
因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15
% b0 w7 X* C. W8 _! I# HJIMMY你好!
  b' ?8 O) }) ?5 U' F% Y; V

* N" W/ m" W+ G2 m: }. r3 ?9 I8 A3 e% `! t# T( x: n
如果原封装是最大层,使用时也需要设置为最大层。
7 [) n3 }. A2 r! T. r; E* L+ Z
! b5 \2 {# N3 b7 e做库时不建议使用最大层,没有这个必要。3 u) R* |8 Q: p/ t' J
# ]; I- o3 n# u. H2 O( J, w) l
比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。0 f( n! d3 y+ N0 |2 k$ F8 u
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:480 o4 c8 O2 v+ A
如果原封装是最大层,使用时也需要设置为最大层。; ~" s5 `/ C* F" O. Q

; F8 H$ I4 k$ `# W做库时不建议使用最大层,没有这个必要。

/ K5 {" S+ `/ I# Y8 QJimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:23# ?; `7 \/ L3 K/ W! c9 F
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...

- B. P% y6 {" N键入DRO后,回车。) H% n% h, H1 b9 i
* h8 Y) f, O0 z

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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子,9 `! r: |/ x1 f8 B5 {- G

# h, l0 G3 c7 y4 P* Y/ i4 Y6 Z看到上面DDR3的地址线A[0;14]分成了两组走线,
/ N. y$ V6 ?" n2 D5 Q1 ?
/ d/ }( q1 _5 {) i% S5 n4 T/ W( j不是说地址线要在一组走线吗,有点疑惑

点评

同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑 . J. t' B# ?" d: H3 D% j
* i2 H  n$ T+ z, ^" x* K0 V/ p' ?
LOGIC中的hierarchical有什么用,如何用?
0 {# o9 O7 Q) ?0 Jlogic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。; y5 M/ Y8 Q* u( {0 ^
: s, t9 s6 b- p$ |- P
请楼主出来解惑。多谢。
3 G# E' h& N2 o. |- b; ^
  Q& K  c+ `; }  h. s: [4 U) l# m! o) A) }0 z
楼主回复:这是层次图。
# q: r, k) J6 z8 P% M* T& p
+ l' F1 _% c0 V& h- H# \# j没使用前:1 @& `9 i2 ?8 n, h! j
% e' G: L5 y9 E0 o; S- T2 n

: o8 a8 d! j  i$ o$ d  x  W0 V. [2 D. w
使用后:电源流向更为清晰
$ E0 @! K' F4 e7 T0 \1 B+ Y; k. ^; K0 e4 @( g

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:32' }7 X- W$ P& x. p  H
jimmy老师,看了IPC的板子,$ \0 V. E5 ?0 D8 u

6 B9 T, `; {6 I+ x2 i& X看到上面DDR3的地址线A[0;14]分成了两组走线,

1 R& Z3 f. ?9 r  r1 y1 c同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:29+ y5 ~; a, n; l: t3 K
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...

7 X: Z$ G' g7 r( ]; b- npad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”5 ], e) @5 R% U6 U) @8 @

) q! w8 }0 u4 }5 h2 V: i% i6 J很喜欢这个功能,我用的是pads9.3,没有找到这个功能。
7 x4 T' j2 V9 H; ~' A+ `3 r2 a4 `/ V& V5 A4 g3 w' u+ ~( Q0 f
找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。
3 c. O* T. |: [" |* p9 x( y- E& t( t: }* C2 ]6 X+ F$ ]( K

auto seprate cam plane.png (26.94 KB, 下载次数: 0)

auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:04
0 b8 n# V6 r+ A+ h2 K$ o# ]中间的散热焊盘只做一个大的就行了。
6 E! P0 o( |, ]4 T7 _/ j. t1 C1 p) u! s" R
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...
/ D/ N6 m6 a- v
这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
1 ~! r/ c2 j5 C6 N6 Y: _8 R: F四个文件都要复制。
; M4 i2 i& w  g: z3 W9 X, ?9 N
请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,' }$ G% U, v! y; T
这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47
8 j5 W8 q/ T5 r$ x( p9 o7 H还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...

4 r, }$ B) e2 {5 y楼主,细心,很有必要的问题,也想知道

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发表于 2013-12-6 17:15 | 只看该作者
jimmy 发表于 2013-4-12 15:30
, Q. a" _7 E& K0 n$ m' k7 Y还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...

" M! L; c8 s" K6 r! L' stop和top soldermask应该可以这样理解吧:. c1 I2 H* b: z  r( ~7 K
                          top针对top层元器件焊盘对应的solder;+ j1 |3 o8 ]7 Z7 Z1 s& ~* ^6 P+ K* {
                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。
* x( S' r* F' g/ i7 x$ M
) z* z  i  d4 {2 N$ Z3 c6 F  f$ j* [# R  B2 M$ }4 _: T. Q; k4 {2 M
至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!
; Z: u' P( f/ O, b我使用的是PADS9.5.1
# |; v  C! F: j: @+ g" V在router我删掉以前走线就弹出
9 P: c9 P9 Z2 r4 i感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。
7 c6 ?. G' W# p% Q; y# \ GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)
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