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1 第1章 常用封装简介 6
! ]" [8 i5 q* P; N1 o1.1 封装 6! _& Y* h0 I) Q" [ M- ]5 k& Y: D
1.2 封装级别的定义 6
, S, Y# n3 E" m2 G f8 d! J9 Q1.3 封装的发展趋势简介 60 y& d6 [8 H5 G9 ]2 G- I# }) s
1.4 常见封装类型介绍 9
2 U% T0 |# ?! O3 x) }; d$ f& o7 c1.4.1 TO （Transistor Outline） 9/ @ R- h. Q; @, D8 G( C
1.4.2 DIP (Dual In line Package) 9" Q( r1 C1 `" K R1 g
1.4.3 SOP（Small Out-Line Package）/ SOJ（ Small Out-Line J-Lead Package） 10
8 r/ ~+ m- A2 `* y1.4.4 PLCC (Plastic Leaded Chip Carrier) 11' w3 Q7 b( L y( ?7 l
1.4.5 QFP（Quad Flat Package） 119 c% N0 `# r8 P5 b* r: A! a
1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16; x8 _2 }/ n& m) L8 p
1.4.7 Lead Frame进化图 17; m4 W6 [4 M) s- M2 }2 D
1.4.8 PGA(Pin Grid Array Package) 17% B. R) l# i+ G
1.4.9 LGA (LAND GRID ARRAY) 18$ ~: b7 [' P. {7 i- L% a d
1.4.10 BGA(Ball Grid Array Package) 18
4 ]& T/ r- U1 v3 A0 q1.4.11 T BGA (Tape Ball Grid Array Package) 19
" C+ q- l* ]1 n9 ~6 ^2 i; Z1.4.12 PBGA (Plastic Ball Grid Array Package) 20
% M0 Q* Q J% G1 Q5 I- C5 F1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
. D+ T: A. d( h# d7 V1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
! y" u+ b$ g1 s7 _7 U! u; X5 d1.4.15 WLCSP（Wafer-Level Chip Scale Packaging Technology） 23
" r* z7 R4 p+ `1.4.16 MCM(Multi-Chip Module) 25% I+ N4 F9 w2 g! J- {
1.4.17 SIP（System In Package） 26
, ]1 i O" ^1 U* [5 N1.4.18 SOC 27; A1 f- k0 C S. W2 _
1.4.19 PIP（Package In Package） 30' C! C, r8 X2 j# K9 o# n. |$ I
1.4.20 POP(Package On Package) 30
* |! D5 N/ A8 }) l& x8 y4 T7 v1.4.21 TSV (Through Silicon Via) 32/ ]( B. t. n! {; @: S
1.5 封装介绍总结： 34
& ]. K9 } W) d) l; n. x d+ u1 第2章Wirebond介绍 5
4 F) s. b3 \" R1.1 Wire bond 特点(成熟，工艺，价格） 5/ s! p( N! O! |5 a
1.2 Wribond的操作过程(每步骤有图) 8& u1 _' K1 I# N: F2 _
1.3 哪些封装适合于使用Wire bonding工艺 129 W5 ?3 p& O5 p$ _6 q+ ~
1.4 Wire bonder机器介绍 14
0 s; K; y5 {! q1 第3章 LEAD FRAME QFP封装设计 6
+ f( c+ q3 O% x% }! N1 w1.1 QFP Lead Frame介绍 6
1 O& b3 c8 {/ k+ J1.2 Lead frame 材料介绍 89 Y. U% }- j4 v* M& n. D3 X
1.3 Lead frame design rule 8: B0 }8 c+ n" X0 `" C
1.4 QFP Lead Frame 设计方法 10% M7 H" x2 }6 I3 F: k
1.5 Wire Bonding设计过程（以autocad为例） 17
* S6 p& \1 m7 z' ~, x. @9 O' X. s7 q1.6 Lead frame Molding过程 22
9 a% ?0 j, p3 {2 `/ a4 n: Q; O1.7 QFP Punch成型 (整块没Punch lead frame的图) 24* E9 r" a; q5 n+ j$ M4 \! A: b
1.8 常用Molding材料的一些介绍 26
0 A& g: y4 K: M8 _. J6 W5 L+ o9 k4 Z, p1.9 QFP lead frame生产加工流程 28
/ h% v5 E! u5 N1 G' T& k
8 a# k4 @8 v% A5 r; X第4章 PBGA封装设计 7( Z/ h% L4 W `( T
1 WB_PBGA 设计过程 7
; Z' v- }9 ~+ ^0 }& r) c1.1 新建.mcm设计文件 7
. O* \5 h. J0 N; n; u% g+ N8 J1.2 导入芯片文件 8
# r, w' ?$ D7 i7 I" N1.3 生成BGA的footprint 13/ P0 M3 V8 Z1 g
1.4 编辑BGA的footprint 17: V3 v+ M2 L1 h, k2 y/ E1 ]* R l2 T
1.5 设置叠层Cross-Section 20
% l% i# ?9 E0 j4 K1.6 设置nets颜色 212 b0 ^ X- S" g
1.7 定义差分对 22
. t4 G% B9 Y% ?! ~4 y* `2 v1.8 标识电源网络 23
5 x. h+ v3 g; n+ j$ r5 d1.9 定义电源/地环 24
' U4 k6 o+ G; W% w# C' @" k1.10 设置wire bond导向线WB_GUIDE_LINE 27 g* O) s7 z, p5 v+ p
1.11 设置wire bond 参数 30% U6 p. w O" u6 f
1.12 添加金线 wirebond add 34
2 M' o$ F6 B( d. {6 B3 Q1.13 编辑bonding wire 36
5 `$ a3 W6 e% `% P3 N1.14 BGA附网络assign nets 381 K, Z9 V0 V3 e5 [0 i: m# i
1.15 网络交换Pin swap 42; w, y5 V: b( N, D
1.16 创建过孔 44
2 R- O5 d0 c" ~4 Z1.17 定义设计规则 46
' o2 p' p2 v( Y" a1.18 基板布线layout 492 @' z9 o1 O% U9 r
1.19 铺电源\地平面power/ground plane 51
; W$ l; ?5 L7 W9 K( @$ A1.20 调整关键信号布线diff 53
; g6 u* d0 f9 r) u1.21 添加Molding gate和DA fiducial mark 56
0 e @- W5 ]' k2 R1 G# T1.22 添加电镀线plating bar 583 [( z2 @% r0 B
1.23 添加放气孔degas void 62# W5 _( K; q4 s2 ?$ [
1.24 创建阻焊开窗creating solder mask 64
* ?4 A1 V( \$ C7 V8 _6 K* T, e( y1.25 最终检查check 67
0 l2 k6 j/ ?. a* C$ R" n1.26 出制造文件gerber 68
0 K5 A2 [. L2 b1 N. Y1.27 制造文件检查gerber check 724 I% J! D# b# |4 D7 V8 b, I2 w/ _
1.28 基板加工文件 74
- L, I, l8 i3 K1.29 封装加工文件 75: F2 J ~- P* Y N- U* A
4 c2 Q/ k6 T( I& I; `$ x
1 第7章 pbga assembly process 7
- n% _* U. `: P% K) s! E5 X' l1.1 Wafer Grinding(晶圆研磨) 7/ H8 t3 g% z- y
1.2 Wafer Sawing(晶圆切割) 9" P3 N0 Q" }+ K+ o1 R
1.2.1 Wafer Mounting(晶圆贴片) 10
5 E' f; T: J9 j& z" l5 c' K7 I. h0 b1.2.2 Wafer Sawing(晶圆切割) 10! O; W1 k0 l+ p$ M& J! O9 w8 f
1.2.3 UV Illumination(紫外光照射) 114 {0 t* W5 C& p
1.3 Substrate Pre-bake(基板预烘烤) 11$ J; i1 G: P ^! Q
1.4 Die Attach(芯片贴装) 12! v$ ]" T' I* {! {5 G8 ^8 K
1.5 Epoxy Cure(银胶烘烤) 140 p' M- ~) }7 T7 `: K
1.6 Plasma Clean (电浆清洗Before WB) 14
8 p, q: n( J6 V* E! O1 L8 b) |! C1.7 Wire Bond(金丝球焊) 157 }( |. Z0 A+ e
1.8 Plasma Clean (电浆清洗Before Molding) 17/ J. x4 R1 }, k: f6 z1 i3 \5 d. ~
1.9 Molding(塑封) 18: Q- |% T. Q/ R! _, s
1.10 Post Mold Cure (塑封后烘烤) 19& a3 ~/ Q( `7 |) w$ S
1.11 Marking(打印) 20
. I. @0 g X$ u+ d1.12 Ball Mount(置球) 22
+ |4 l( R' ~; J9 z* W1.13 Singulation(切单) 22
) y: G$ W8 P ^) Z1.14 Inspection(检查) 23
8 g6 Z( C0 R: h& ?2 _, M# |7 J# P6 u1.15 Testing(测试) 24
$ K- O( d7 }* J, a y7 v& S1.16 Packaging & Shipping(包装出货) 25* }5 N4 Z G5 C/ `, v% f
6 D& a# |* S& _8 z6 h1 @* Q
1 第6章 SIP封装设计 8. `1 Y( ]2 o0 h& O: U& q& O( \9 D
1.1 SIP Design 流程 9
% A0 O5 y1 L. b1 [1.2 Substrate Design Rule 11# `: N! F$ v& C8 |
1.3 Assembly rule 14
* Q& E V- _% B8 a: i9 e* r1.4 多die导入及操作 16
$ v# @+ a* o- d7 f1.4.1 创建芯片 16
7 b5 u2 Y' ~ ]- _1 o& Z; B$ y2 k" y; r1.4.2 创建原理图 34
$ ~$ b* k" m& J( w# P1.4.3 设置SIP环境，封装叠层 366 ]# w! O* r/ Q
1.4.4 导入原理图数据 42& t) W( A3 D% Z- Y
1.4.5 分配芯片层别及封装结构 46
0 o8 H5 [; S% H, M: r' P1.4.6 放置各芯片具体位置 49: F! U4 p, j }/ v) W1 H
1.5 power/gnd ring 45
5 ]: e, t7 b9 E! K1.6 Wire bond Create and edit 597 i( Z0 b) x2 v9 s n/ U
1.7 Design a Differential Pair 68
, i; b" B/ k5 j V8 \ ]8 s1.8 Power Split 73, p6 R7 P6 U4 @0 Z
1.9 Plating Bar 78
% |9 \8 Z' D: w, o9 S1.10 八层芯片叠层 83
! s, \ O' c6 N/ Q" _! O1.11 Gerber file/option 83
/ E( ]3 p/ t& g( ?- d% N- z1.12 封装加工文件输出 91
% a' V6 A# J" H u# i1.13 SIP加工流程及每步说明 100" Z& B/ O1 R7 K+ j: h3 _
1 第7章 FC-PBGA联合设计 75 ^$ E0 V6 S8 k/ \
1.1 高PIN数FC-PBGA封装基础知识 7
# [2 i+ h" o/ m2 O. g1.1.1 高PIN数FC-PBGA封装外形 7
# |4 Y5 p4 S9 n- W1.1.2 高PIN数FC-PBGA封装截面图 7
/ w$ c; I @9 b$ a1.1.3 Wafer 8
* h5 p% ^% R f1.1.4 Die/Scribe Lines 8( i* c9 p) h: k5 p' u
1.1.5 MPW(Multi Project Wafer) 8
5 z% K/ X! J% T# s$ ~1.1.6 BUMP(芯片上的焊球) 9/ t f; G f0 T& j
1.1.7 Ball(封装上的焊球) 9
: d0 Q" a7 L3 ]) V) k1.1.8 RDL 10( G! G! j5 E, y# s- Q+ x# C
1.1.9 SMD VS NSMD 11/ r4 T. P* }# ^3 `! v& r
1.1.10 FlipChip到PCB的链路 12
; U4 T I3 B# G1.2 封装选型 12; l: V. G9 p; d [" t% } l8 u
1.2.1 封装选型涉及因素 122 C2 n8 E0 B4 s# f7 R. E' `
1.3 CO-Design 14
9 L" ?# x& I. Q; L. ^2 e+ W2 M/ {2 T4 S1.4 Vendor推荐co-design的流程 14
4 l# m. n& M* [1.4.1 Cadence的CO-design示意图 157 F' P6 R: u4 D: m$ w7 [0 H
1.5 实际工程设计中的Co-Design流程 16
# g' i Y9 ]' i2 c: i& B' C1.5.1 Floorplan阶段 18
/ I% L' t6 u6 @" W( K1 Y: l' A5 }1.6 FLIPCHIP设计例子 29 M; V1 h% l( c5 g
1.6.1 材料设置 29( s* `: h1 H, f# w" E
1.6.2 Pad_Via定义： 32; k$ u8 Y, E* ]% a
1.6.3 Die 输入文件介绍 34
7 d2 V* Q0 l( P. Q( h, f1.7 Die与BGA的生成处理 34/ _0 W5 h9 Q! |/ p# T
1.7.1 Die的导入与生成 34
3 A6 t7 j. N& A# u( L, w1.7.2 BGA生成及修改 38, v9 ~# f1 k. n! }2 T3 b
1.7.3 BGA焊球网络分配 444 k. J4 }; U' t" C3 B7 L
1.7.4 通过EXCEL表格进行的PINMAP 47. h' B* q _. P; H
1.7.5 BGA中部分PIN网络整体右移四列例子 48
" t! b4 e$ P' C& _. n/ B1.7.6 规则定义 514 N, }' l o: d- P4 c
1.7.7 差分线自动生成方法2 58$ Y- @8 Q! {1 g/ q; L
1.7.8 基板Layout 58% O4 f Z1 S' l% R% o
1.8 光绘输出 64' A7 I3 j2 I4 Z
1 第8章 封装链路无源测试 5
9 h& I' ?; G0 j. X5 p7 Y0 y* Y2 d1.1 基板链路测试 56 n a) |# b% t' ? J- x
1.2 测量仪器 52 f5 o9 ?+ ~" T8 a- v% E2 U
1.3 测量例子 5$ \; L$ S! Z6 G
1.4 没有SMA头的测试 7
2 I% D1 }$ \0 x+ W1 s9 q1 第9章 封装设计自开发辅助工具 52 Z. O) s9 e% [9 \) }6 i" [: K
1.1 软件免责声明 59 k8 t# ^: h7 Y, x: }. M
1.2 Excel 表格PINMAP转入APD 6
! r: h5 p. R) W' X, A' \3 `& a1.2.1 程序说明 66 G& v7 L, o1 M/ o
1.2.2 软件操作 7
1 l: Y5 Y5 c- |& \% B: E1.2.3 问题与解决 137 y+ u/ F( k3 w/ Z4 c
1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
0 L* z/ H1 i7 D U0 a7 [: j# i+ M1.3.1 程序说明 14
4 y4 I2 E" S+ l: d0 b4 G' I- S4 u( t1.3.2 软件操作 14* ?- n1 F' S g
1.3.3 问题与解决 18/ p/ j, O" U1 a9 \
1.4 把PIN NET格式的文件转为的Excel PINMAP形式 180 s: u9 b# l, W# v0 I7 I8 N% r
1.4.1 程序说明 18, N' s2 R, _) K5 k4 `* G
1.4.2 软件操作 19
5 P$ l0 F) R0 ?4 S3 L5 m! U7 l) R0 A1.4.3 问题与解决 20& N& a1 W2 O' T1 o% \$ }9 \6 ]
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楼主: amao
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楼主
发表于 2015-2-2 17:41
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