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EDA365电子工程师网»技术社区 › 电子技术社区 › EMC技术论坛 › 一个关于DDR走线的问题
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楼主: sheen
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一个关于DDR走线的问题

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lovelyday

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发表于 2009-2-16 09:29 | 只看该作者
学习了

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osinfo

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发表于 2009-2-16 09:33 | 只看该作者
学习下

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yezi2893802

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发表于 2009-5-18 13:35 | 只看该作者
xue xi le

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damlh

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发表于 2009-8-26 22:20 | 只看该作者
楼主介绍下改了哪些地方啊，让我们也学习学习。+ l& q1 V% R. V* V* a6 J5 n
对于高速信号的相关知识也了解些，但是实际中并没有遇到过，遗憾。。。。

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yangjijun

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发表于 2009-8-27 08:04 | 只看该作者
看不到有什么区别，请教一下？

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yangjijun

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发表于 2009-8-27 08:08 | 只看该作者
果然是图发错了

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scott

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发表于 2009-8-31 10:06 | 只看该作者
SDRAM频率最高133等长都需要严格处理：数据，DQS一组控50mil。地址，控制，时钟一组控100mil。
: I6 u6 a+ ?6 @# e. Y8 A! O+ {( ?* E您的频率高达600左右，肯定需要严格的等长处理，这是时序问题。就相当于，你一个时钟周期内数据要跑多少个周期，时钟到位了，你的数据没能跟上，当然会死机啊。
3 W' [' H2 G3 _6 ~) |/ N+ Q! Q: i! G9 m( L3 W
个人见解，呵呵。不知道对不对，还请高手们多多赐教啊。
    如果给我机会，我会让你庆幸你给我这次机会。

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hunanwuxi

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发表于 2010-2-26 10:34 | 只看该作者
我做过一个INTEL的MENLOW平台的MID当时因为空间原因没做FSB等长
# `$ N/ ^: y& v- o内存也没有达到要求4 r- r* K& A4 m6 N7 o" R
不过测试到是很稳定的

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newzyf

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发表于 2010-3-4 17:36 | 只看该作者
学习了，要顶，不过好像还是不能百分百肯定是等长问题。

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Rita

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发表于 2010-4-30 16:45 | 只看该作者
有时候板空间有限,没做到全部等长,就把结果给做软件的,让他们在软件里面做补偿.一样也没问题

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杜晓

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发表于 2010-5-6 11:09 | 只看该作者
在这方面我还是很多疑惑，每组控制线之间也要严格等长吗？

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honey2008

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发表于 2010-5-6 17:51 | 只看该作者
对于DRAM来说，定义信号组如下：
$ Y) Q+ d' \2 E* F+ D3 I
5 n% C1 C8 o1 Q, _& j. m数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。
. K2 Z! n. F% m8 b/ x) m% g地址信号组：ADDRESS
5 l5 S5 q4 A5 @! M! d) _! |! M& u8 F命令信号组：CAS#，RAS#，WE# 8 K. O% h# c5 I' h
控制信号组：CS#，CKE
: k7 o( R& {1 [  r; j1 r+ ?时钟信号组：CK，CK#

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leojl_liu

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发表于 2010-5-6 18:41 | 只看该作者
羡慕

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sllzdq

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发表于 2010-6-22 10:19 | 只看该作者
没有接触过，羡慕啊！想做些这方面的！现在的太单一了！

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ggm_1029

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发表于 2010-6-27 12:11 | 只看该作者
晕，去看看JEDEC SPEC哦很清楚啊！

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