spb16.5破解失败N次，求解！

dirkyu

楼主很耐心，今天又试了一次，还是不行。

wangxs_song

我也失败了N次，下班时成功了！
我发现自动生成的lic里面的 HostName 不是“我的电脑"里的名字，改了之后还是不行！
& m' h6 W8 f6 c9 ?: {5 A后来有发现“环境变量”里的“系统变量”里的 “5280@HostName"也不一样，
最后将lic的HostName和系统变量的HostName修改一致后，就ok了！

dirkyu

LS,你说的这个hostname，我一直是对的，和这个原因无关。

zwg73

crack_all.rar (588.94 KB, 下载次数: 143)

2011-5-31 23:25 上传

点击文件名下载附件
下载积分: 威望 -5

* N% h3 E$ R" {+ ~/ a5 rSPB16.5基于pubkey1.30修正破解方法
4 k  P  B0 S( D3 e# h; h关键步骤：
（1）使用LicenseManagerPubkey.bat 破解K:\Cadence\LicenseManager中的三个文件！
实际命令为：
pubkey1.30 -d cdslmd -y cdslmd.exe
$ l9 B! ^/ F( ~3 q" \4 D/ C" C! _! Epubkey1.30 -d cdslmd -y CKOUT.exe
pubkey1.30 -d cdslmd -y LicenseServerConfiguration.exe

$ R- Z7 o# G( I; e* j& e  V（2）使用ToolsPubkey.bat 破解 K:\Cadence\SPB_16.5\tools下的所有相关文件！
实际命令为：
8 h; a$ x' q/ l2 s% M' cpubkey1.30 -d cdslmd -y

+ a' f( }, O! {
7 w5 l& H5 q8 M, ]2 Q（3）使用LicGen.bat 生成本机的授权文件：
& I% S) X( m5 F' [' P' Clmcrypt_cadence.exe -i src.lic -o license.lic
其中src.lic是你自己按照pubkey要求修改的lic文件，src.lic文件里面this_host为计算机的名字(压缩包里面是PowerPC-PC，自行改)

& U5 P+ U; d. W+ n, {/ V; l- e$ O" h
, N9 V8 x& B  C（4）然后运行K:\Cadence\LicenseManager\LicenseServerConfiguration.exe，将生成的license.lic加入，成功！
+ P2 h% s1 w4 l" @0 N- w. v

zwg73

破解SPB16.5成功！

2 E" ?8 o2 B. j  w
" b9 i. O' F0 m运行K:\Cadence\LicenseManager\LicenseServerConfiguration.exe 配置程序时，提示如下：

- Cadence License Server restarted successfully with the new license file 'K:\Cadence\LicenseManager\license.dat'.
5 ~9 n8 Z4 S0 c7 m" M# b  K
- The new license server setting '5280@3C68B4367E914FC' was successfully added to your CDS_LIC_FILE license path environment variable.
; e2 x8 x' p/ E4 ~! ^
3 m6 l( V, D; s$ t5 G  |. v

4 \( c( |- J, S  p- M2 L$ r==============================================================================
( d4 r1 D1 R1 x8 Wdebug.log
==============================================================================



  m% _6 J+ H0 g$ S2 V7 H* w
22:01:30 (lmgrd) -----------------------------------------------
& b/ H' z8 ]3 x% T( K
22:01:30 (lmgrd)   Please Note:

0 |' |& r' u) s* D; ?" E* @22:01:30 (lmgrd)

22:01:30 (lmgrd)   This log is intended for debug purposes only.
, \) C2 l! i5 p9 C# O) Y5 ^, i
22:01:30 (lmgrd)   In order to capture accurate license
) K% t8 p( F% l9 t2 [7 L
: W% P; q" Y) ]22:01:30 (lmgrd)   usage data into an organized repository,
) M+ p  l" o7 K& P, y
22:01:30 (lmgrd)   please enable report logging. Use Flexera Software, Inc.'s

22:01:30 (lmgrd)   software license administration  solution,
3 S& m8 R9 {3 S( c5 Z
22:01:30 (lmgrd)   FLEXnet Manager, to  readily gain visibility
8 J8 v4 c- c) }$ B2 B9 W& n. S! m
22:01:30 (lmgrd)   into license usage data and to create

22:01:30 (lmgrd)   insightful reports on critical information like

22:01:30 (lmgrd)   license availability and usage. FLEXnet Manager

22:01:30 (lmgrd)   can be fully automated to run these reports on
# T+ j; c- r2 V" R- a" G1 w3 E
22:01:30 (lmgrd)   schedule and can be used to track license

9 h2 P; B* Z  Y2 ^! @' K22:01:30 (lmgrd)   servers and usage across a heterogeneous
# g! o8 O/ h- D" a
, z: s4 F5 P8 |* _22:01:30 (lmgrd)   network of servers including Windows NT, Linux
  k2 P- o* v% L% w
22:01:30 (lmgrd)   and UNIX. Contact Flexera Software, Inc. at

1 ?) l9 Z+ W- s+ s+ m22:01:30 (lmgrd)   www.flexerasoftware.com for more details on how to

22:01:30 (lmgrd)   obtain an evaluation copy of FLEXnet Manager
9 F0 t8 n& R! g" \
/ {7 d. g/ Q$ I, }) j* ?! s/ N22:01:30 (lmgrd)   for your enterprise.
6 L0 P. a, @  d# a" y
22:01:30 (lmgrd)

22:01:30 (lmgrd) -----------------------------------------------

0 n6 M8 @( P1 b7 P) l% P22:01:30 (lmgrd)

. w  x" p: q6 {6 P2 ?; |22:01:30 (lmgrd)

22:01:30 (lmgrd) pid 3100
7 D. \' u3 D# L% d" G3 A
22:01:30 (lmgrd) Done rereading
* Y" ?- y+ N9 t4 [# P6 P9 u6 ^1 A
2 g( L3 ~8 M8 v* p22:01:30 (lmgrd) FLEXnet Licensing (v11.9.1.0 build 89952 i86_n3) started on 3C68B4367E914FC (IBM PC) (5/30/2011)
, ]* J/ k+ t* q. t* ]! O
22:01:30 (lmgrd) Copyright (c) 1988-2010 Flexera Software, Inc. All Rights Reserved.
# o7 `1 s# F3 H5 m& _/ x- y
22:01:30 (lmgrd) US Patents 5,390,297 and 5,671,412.
9 X2 v7 M5 [' V; _0 j* ~* {7 ]6 ^
22:01:30 (lmgrd) World Wide Web:  http://www.flexerasoftware.com
* k& L0 o8 y4 x
22:01:30 (lmgrd) License file(s): K:\Cadence\LicenseManager\license.dat
* {  F7 [7 `# A" ^+ h. }7 s
22:01:30 (lmgrd) lmgrd tcp-port 5280
5 g1 S/ I9 D4 i# \
0 {, _8 }% x6 p& U' C, u7 [22:01:30 (lmgrd) Starting vendor daemons ...

22:01:30 (lmgrd) Started cdslmd (pid 2772)
7 `9 J0 w. [8 W: C+ Z
22:01:31 (cdslmd) FLEXnet Licensing version v11.9.1.0 build 89952 i86_n3

22:01:31 (cdslmd) WARNING Set environment variable cdslmd_ENH_RECORDS=1 to enable ENH records usage logging enhancements
: [0 O: n' e7 s' G% n' `7 n
22:01:33 (cdslmd) Using options file: ".exe"

/ J5 x+ w+ T9 m% J; I22:01:37 (cdslmd) Server started on 3C68B4367E914FC for:        100               

! M0 }- q  U; Q% O22:01:37 (cdslmd) 111                11400                12141               
- v; B, _6 x# Q# h$ i% e6 A
- c! y. U, Q: X6 P( T, b5 Z" ^22:01:37 (cdslmd) 12500                14000                14010               

22:01:37 (cdslmd) 14020                14040                14101               
6 [6 `: b* @$ Z
: G0 h% P! ~# _9 E2 [( ^22:01:37 (cdslmd) 14111                14120                14130               
8 q3 h) [- j" j3 b% J7 y/ r
22:01:37 (cdslmd) 14140                14410                200               
9 o' _% a& I, x6 W  M5 ^% j' E/ @
22:01:37 (cdslmd) 20120                20121                20122               

22:01:37 (cdslmd) 20123                20124                20127               

22:01:37 (cdslmd) 20128                20220                20221               
  Y+ W8 B3 t+ a* O
22:01:37 (cdslmd) 20222                20227                206               
1 J) H: f% ^+ ]8 d+ R
22:01:37 (cdslmd) 207                21060                21200               

22:01:37 (cdslmd) 21400                21900                21920               
5 E0 z6 E4 {, q7 B/ [5 ^
! \. ]. ^5 N' U0 `/ u9 s  G4 M, j* i22:01:37 (cdslmd) 22650                22800                22810               
& g$ ?$ w6 M/ W$ G! l% K( G
2 |2 d- |1 P# u$ }22:01:37 (cdslmd) 24015                24025                24100               
$ J: e2 c  u0 G7 k- Q
22:01:37 (cdslmd) 24205                250                251               
6 @2 u4 l, J/ W( `/ k8 T2 s% ~
22:01:37 (cdslmd) 26000                274                276               
" d: h/ @4 Y5 p( l. H
& W: C4 j+ }* L1 f6 \22:01:37 (cdslmd) 279                283                300               
& O5 \4 t# Y5 d2 m% H
, {1 l* U( M& v  a22:01:37 (cdslmd) 305                312                314               

22:01:37 (cdslmd) 316                318                32140               

22:01:37 (cdslmd) 32150                32190                322               

22:01:37 (cdslmd) 32500                32501                32502               
5 z7 W# w7 j9 Y8 r2 D7 {# o
! U' }5 w6 Z- L( `  N22:01:37 (cdslmd) 32510                32550                32600               

+ P/ c2 \/ R9 ?/ u- m) J4 t22:01:37 (cdslmd) 32610                32620                32630               
) w3 e, @+ d4 N# x9 \" X- v
22:01:37 (cdslmd) 32640                32760                33010               

22:01:37 (cdslmd) 33301                336                34500               
/ k7 c" M7 d, J  M0 z: W( Y
22:01:37 (cdslmd) 34510                365                370               
; }( l& H& V6 ^5 P6 E% D+ z: k% E3 v
1 r+ Z; R4 w4 \# E4 G22:01:37 (cdslmd) 371                37100                373               
# k" U3 q* {/ {& u4 \* M( O0 V
22:01:37 (cdslmd) 40020                40030                40040               
  d. ^( s& {1 ]/ F2 w
22:01:37 (cdslmd) 40500                41000                50000               

; ~0 W( T# n0 a0 @& x) L' D22:01:37 (cdslmd) 50010                501                50110               
2 K8 W1 [% p4 C+ E, E0 @/ n" o& M
" A/ t& B9 W0 W. x5 K5 m- @22:01:37 (cdslmd) 50200                51022                51023               
2 Q+ Z3 [, t6 @- W/ t6 y/ z# f
; V4 X0 q  u/ X/ x2 V9 m22:01:37 (cdslmd) 51060                51070                51170               
0 ?" E' F2 ], U' M8 v
22:01:37 (cdslmd) 550                570                61300               

22:01:37 (cdslmd) 61400                920                940               
& b& L- Q$ @0 P5 B
22:01:37 (cdslmd) 945                950                960               

2 s$ O! ^3 E4 v5 B$ u( U) C22:01:37 (cdslmd) 963                964                965               
; |/ a+ k# x) ?
/ M" X, o. c1 }+ O22:01:37 (cdslmd) 966                972                974               
) E! m8 X: K, e5 W; A5 _$ [
  a/ K2 B6 |# l$ i0 _) u) O  x22:01:37 (cdslmd) 991                994                995               

22:01:37 (cdslmd) ABIT                ALL_EBD                AMD_MACH        

/ [7 `1 w1 ^7 q( k6 b" \: G; T- C22:01:37 (cdslmd) AMS_environment ANALOG_WORKBENCH APD               
+ f. k1 X  m7 x
22:01:37 (cdslmd) APR-HPPA        AWBAA                AWBAdvancedAnalysis

: I* M% k0 L! `# o+ P, i4 {: `22:01:37 (cdslmd) AWBSimulator        AWB_BEHAVIOR        AWB_Batch        
& A+ A- {6 H& h; n9 [& z4 J
' C& k4 r/ y. w; _  c$ ]- t22:01:37 (cdslmd) AWB_DIST_SIM        AWB_MAGAZINE        AWB_MAGNETICS        
* A: ^! X2 Z, F. o$ S
* M3 ~1 {: @# T, c% G# @22:01:37 (cdslmd) AWB_MIX                AWB_PPLOT        AWB_RESOLVE_OPT

6 n' E9 x% ~* E22:01:37 (cdslmd) AWB_SIMULATOR        AWB_SMOKE        AWB_SPICEPLUS        

22:01:37 (cdslmd) AWB_STATS        Advanced_Package_Designer Advanced_Pkg_Engineer_3D

3 h! P. Q) o" U3 b7 p" W22:01:37 (cdslmd) Affirma_3rdParty_Sim_Interface Affirma_AMS_distrib_processing Affirma_NC_Simulator
, N$ d! n; k& K* U9 d
22:01:37 (cdslmd) Affirma_RF_IC_package_modeler Affirma_RF_SPW_model_link Affirma_accel_transistor_sim
2 i$ u8 U5 W) T$ f
22:01:37 (cdslmd) Affirma_advanced_analysis_env Affirma_equiv_checker_prep Affirma_equivalence_checker
4 J6 R- M6 E, Z1 k1 V" E/ i( d2 O6 V
22:01:37 (cdslmd) Affirma_model_checker Affirma_model_packager_export Affirma_sim_analysis_env

8 A: E* m; E  K% g8 V9 i22:01:37 (cdslmd) Affirma_trans_logic_abstracter Allego_design_expert AllegroSLPS        

# i# n* x  p# E8 Y$ v  t22:01:37 (cdslmd) Allegro_CAD_Interface Allegro_Design_Editor_620 Allegro_Designer
$ S. D, i3 g0 v% X. y" h0 M+ ]2 p
+ j2 z% m) [7 n6 u( Z  V22:01:37 (cdslmd) Allegro_Designer_Package_620 Allegro_Expert        Allegro_Librarian
" y9 m7 a( x/ A) ~
1 J8 S4 ^$ B! h- U! I22:01:37 (cdslmd) Allegro_PCB        Allegro_PCBSI_Backplane Allegro_PCBSI_Performance
) ^9 _, Y: D  M6 V0 G/ i3 o
+ p8 q! i8 p2 l5 ^, u5 l22:01:37 (cdslmd) Allegro_PCBSI_SParams Allegro_PCBSI_SerialLink Allegro_PCB_Design_230

22:01:37 (cdslmd) Allegro_PCB_Design_620 Allegro_PCB_Design_GXL Allegro_PCB_Design_Planner
' J. B, ~* x+ t! d1 V$ `1 J
- H8 k3 @3 J7 E5 }22:01:37 (cdslmd) Allegro_PCB_Editor_GXL Allegro_PCB_Global_Route_Env Allegro_PCB_Intercon_Feas
) V( [4 e  f. P  r
7 P, J$ i& V4 L: j! _22:01:37 (cdslmd) Allegro_PCB_Intercon_Flow_Desn Allegro_PCB_Interface Allegro_PCB_Partitioning

22:01:37 (cdslmd) Allegro_PCB_RF        Allegro_PCB_Router_210 Allegro_PCB_Router_230
- i; K0 X2 j+ A9 p3 c
& f+ C! o, q, m22:01:37 (cdslmd) Allegro_PCB_Router_610 Allegro_PCB_SI_230 Allegro_PCB_SI_620

22:01:37 (cdslmd) Allegro_PCB_SI_630 Allegro_PCB_SI_630_Suite Allegro_Package_620
2 [1 G( N) b* Z% H( f+ v
22:01:37 (cdslmd) Allegro_Package_Designer_620 Allegro_Package_Designer_XL_II Allegro_Package_SI_620

5 w$ I) [9 Q9 o0 Q22:01:37 (cdslmd) Allegro_Package_SI_620_Suite Allegro_Package_SI_L_II Allegro_Packager_Designer_620

$ W' y. e) \! y# g) d22:01:37 (cdslmd) Allegro_Performance Allegro_Pkg_Designer_620 Allegro_Pkg_Designer_620_Suite
! H2 Z& F6 |( c' [
2 J8 P( ~# f4 F7 }; n* D22:01:37 (cdslmd) Allegro_RF_Modules_option_630 Allegro_SIP_Designer_630 Allegro_SLPS        

6 H, O6 F$ c4 N  F22:01:37 (cdslmd) Allegro_Symbol        Allegro_Viewer_Plus Allegro_design_expert

  j# y2 ~! t# y1 k' s1 h5 q22:01:37 (cdslmd) Allegro_designer_suite Allegro_studio        Ambit_BuildGates

22:01:37 (cdslmd) Artist_Optimizer Artist_Statistics Assura_DRC        

% S8 ?! B$ R, d22:01:37 (cdslmd) Assura_DV_LVS_checker Assura_DV_design_rule_checker Assura_DV_parasitic_extractor

22:01:37 (cdslmd) Assura_LVS        Assura_MP        Assura_OPC        

; z7 z/ ]) E' G0 q# Z1 o22:01:37 (cdslmd) Assura_RCX        Assura_SI        Assura_SI-TL        

$ h; k! _5 \  r" C8 R6 _" \22:01:37 (cdslmd) Assura_SiMC        Assura_SiVL        Assura_UI        
9 A* l. ~; p8 N9 U1 D8 J; W2 T
22:01:37 (cdslmd) Atmel_ATV        Attsim_option_ATS Base_Digital_Body_Lib

* K# C9 P: G- n8 E% ?- k22:01:37 (cdslmd) Base_Verilog_Lib BoardQuest_Designer BoardQuest_Team

! Y+ p" e! M" e1 X; j+ @22:01:37 (cdslmd) BuildGates        CELL3                CELL3_ARO        
0 x: H. X! ^( T+ D) Q0 z; K- V
' \  o& V( t, a5 Q- y22:01:37 (cdslmd) CELL3_CROSSTALK CELL3_CTS        CELL3_ECL        
( u; g/ S( W6 C# x' [1 z6 q; w
/ P: g7 Q! q# A2 L8 z# n, D22:01:37 (cdslmd) CELL3_OPENDEV        CELL3_OPENEXE        CELL3_PA        

22:01:37 (cdslmd) CELL3_PR        CELL3_QPLACE_TIMING CELL3_SCAN        

  l) `- c! }" j3 v22:01:37 (cdslmd) CELL3_TIMING        CELL3_WIDEWIRE        CHDL_DesignAccess

5 ]# n9 p4 @  D3 G22:01:37 (cdslmd) CISOption        CP_Ele_Checks        CPtoolkit        

22:01:37 (cdslmd) CWAVES                Cadence_3D_Design_Viewer Cadence_Chip_IO_Planner
7 Y4 k6 u1 j" J2 |3 P* g
; ]; q& T* a3 y' {- s! w/ C6 i22:01:37 (cdslmd) Cadence_chip_assembly_router Capture                CaptureCIS        

22:01:37 (cdslmd) Capture_CIS_Studio CheckPlus        Checkplus_Expert

5 W) D, j, n3 a( {6 J1 C# x22:01:37 (cdslmd) Cierto_HW_design_sys_2000 Cierto_SPW_CDMA_Library Cierto_SPW_GSM_VE
; z% F* S9 `3 ^- I7 D
5 a" _2 n- O3 u" u22:01:37 (cdslmd) Cierto_SPW_IS136_VE Cierto_SPW_comm_lib_flt_pt Cierto_SPW_comm_library_fxp_pt
6 g8 R2 c3 F+ v- [5 m' ?9 Q
0 B9 ~5 [: o9 a! w- w+ d! M1 [) n  L' a: v22:01:37 (cdslmd) Cierto_SPW_link_to_Ambit_BG Cierto_SPW_link_to_NC_sim Cierto_SPW_model_manager

( m; y8 H1 V8 D  @2 f% `22:01:37 (cdslmd) Cierto_SPW_multimedia_kit Cierto_SPW_pcscdma_VE Cierto_Wireless_LAN_Library

22:01:37 (cdslmd) Cierto_signal_proc_wrksys_2000 Clock_Tree_Generation Cobra_Simulator
: j- ~9 ?  d8 m) l& w
, I4 B" E- ^4 w( @$ p; a# ^22:01:37 (cdslmd) ComposerCheckPlus_AdvRules ComposerCheckPlus_Checker ComposerCheckPlus_RuleDev

22:01:37 (cdslmd) Composer_EDIF300_Connectivity Composer_EDIF300_Schematic Composer_Spectre_Sim_Solution
0 [% E3 w/ z7 {8 ]; v- K; T
22:01:37 (cdslmd) ConcICe_Option        Concept-HDL        ConceptHDL        
5 r$ n  q$ Z; F/ Q8 t
22:01:37 (cdslmd) Concept_HDL_expert Concept_HDL_rules_checker Concept_HDL_studio

% @+ n8 z+ P* r8 r  G7 m22:01:37 (cdslmd) Corners_Analysis DICRETE_LIB        DISCRETE_LIB        

; e/ B: D; M9 ]& k0 k/ G22:01:37 (cdslmd) DPbase                DPbaseCell        DPbaseGarray        
6 ]% X3 w( r0 T. S' T, o
22:01:37 (cdslmd) DPcctIcCraft        DPcdsBE                DPcdsC3               
3 x' ?+ U# y3 s% F2 `
22:01:37 (cdslmd) DPcdsCE                DPcdsGE                DPcdsPar        
- ?6 K( ?/ t/ y& E
' J# u+ I. s2 f% o5 P$ b22:01:37 (cdslmd) DPcongest        DPdelayCalc        DPecoIpo        

22:01:37 (cdslmd) DPextractRC        DPfasnet        DPgotc               

# m4 K6 X8 @, |22:01:37 (cdslmd) DPhyperPlaceCell DPhyperPlaceGarray DPparasitic        

22:01:37 (cdslmd) DPpearlLocked        DPqplaceAB        DPqplaceGA        

2 ?8 U9 T5 c$ h6 T( t; u% S( X6 I6 U22:01:37 (cdslmd) DPqplaceLocked        DPrcExtract        DPsdfConvPR        

22:01:37 (cdslmd) DPsynopsys        DPunivInterface DPwplaceLocked        
; b- j9 F  P' X" C1 d( W6 v: @+ _
22:01:37 (cdslmd) DRAC2CORE        DRAC2DRC        DRAC2LVS        

9 r2 q! X; }' q2 \22:01:37 (cdslmd) DRAC3CORE        DRAC3DRC        DRAC3LVS        

22:01:37 (cdslmd) DRACACCESS        DRACDIST        DRACERC               
& |8 U( X) U9 V% j1 S% F
22:01:37 (cdslmd) DRACLPE                DRACLVS                DRACPG_E        

22:01:37 (cdslmd) DRACPLOT        DRACPRE                DRACSLAVE        

22:01:37 (cdslmd) Datapath_Preview_Option Datapath_VHDL        Datapath_Verilog

22:01:37 (cdslmd) Device_Level_Placer Device_Level_Router Distributed_Dracula_Option
- J2 i: d( y2 q* A
22:01:37 (cdslmd) EBD_edit        EBD_floorplan        EBD_power        

2 ?# P1 C0 S5 R( H22:01:37 (cdslmd) EDIF_Netlist_Interface EDIF_Schematic_Interface EMCdisplay        

5 u$ i3 k( h( J2 H5 G, O( ]22:01:37 (cdslmd) EMControl        EMControl_Float EditBase_ALL        
. x5 G! D( q1 o0 h+ \7 \( Y
22:01:37 (cdslmd) EditFST_ALL        Envisia_DP_SI_design_planner Envisia_Datapath_option

22:01:37 (cdslmd) Envisia_GE_ultra_place_route Envisia_LowPower_option Envisia_PKS        
2 v7 }1 {* K3 \$ |4 ?
22:01:37 (cdslmd) Envisia_SE_SI_place_route Envisia_SE_ultra_place_route Envisia_Utility
. ^2 W" f. W5 }) z
( t% u, X2 m5 X( V% \: P- F22:01:37 (cdslmd) Envisia_synthesis_with_PKS Extended_Digital_Body_Lib Extended_Digital_Lib
, j5 ?7 V. a1 J5 b. r, `! J9 a
) e: t  G7 g9 `4 i- T22:01:37 (cdslmd) Extended_Verilog_Lib FPGA_Flows        FPGA_Tools        
+ ~9 j7 k+ b+ K8 ~7 u5 G( n
22:01:37 (cdslmd) FUNCTION_LIB        Framework        GATEENSEMBLE        
; {1 g# @2 m4 {! E2 N8 D; R: n  S/ u' ~
22:01:37 (cdslmd) GATEENSEMBLE_ARO GATEENSEMBLE_CROSSTALK GATEENSEMBLE_CTS
4 ^9 U% y& e$ x
- ^* g1 T2 A+ Q% a! Q22:01:37 (cdslmd) GATEENSEMBLE_CTS_LE GATEENSEMBLE_CTS_UL GATEENSEMBLE_ECL
$ i$ I  A  z1 k! h6 B( {2 `
22:01:37 (cdslmd) GATEENSEMBLE_LOWEND GATEENSEMBLE_OPENDEV GATEENSEMBLE_OPENEXE

/ i0 g( [& O% J$ E/ B8 t+ |2 t. p22:01:37 (cdslmd) GATEENSEMBLE_PA GATEENSEMBLE_PR_LE GATEENSEMBLE_PR_UL

22:01:37 (cdslmd) GATEENSEMBLE_QPLACE_TIMING GATEENSEMBLE_SCAN GATEENSEMBLE_TIMING

7 o' z; B- v$ j( o22:01:37 (cdslmd) GATEENSEMBLE_TIMING_LE GATEENSEMBLE_TIMING_UL GATEENSEMBLE_UNLIMITED

- c: n& u0 u/ a. k- p0 M+ @22:01:37 (cdslmd) GATEENSEMBLE_WIDEWIRE Gate_Ensemble_DSM HDL-DESKTOP        
$ r& S, t/ R$ C- t- _4 C
22:01:37 (cdslmd) HLDSbase        HLDSbaseC        HLDexportDPUX        
$ h: Q! o4 H: W8 [( o
" h5 E: d- v$ [+ ?; z8 k# a22:01:37 (cdslmd) HLDimportDPUX        IDF_Bi_Directional_Interface IPlaceBase_ALL        

22:01:37 (cdslmd) Intrica_powerplane_builder LAS_Cell_Optimization LDPbaseCell        

22:01:37 (cdslmd) LDPbaseGarray        LDPclock        LDPhyperPlaceCell

22:01:37 (cdslmd) LDPhyperPlaceGarray LEAFPROG-SYS        LEAPFROG-BV        
9 d' }  {3 H5 m
22:01:37 (cdslmd) LEAPFROG-C        LEAPFROG-CV        LEAPFROG-SLAVE        

9 K! ]3 T4 {6 j2 W. V  e8 Z22:01:37 (cdslmd) LEAPFROG-SV        LEAPFROG-SYS        LEAPFROG-VC        

6 T! T4 C; ]" V22:01:37 (cdslmd) LID10                LID11                LINAR_LIB        

22:01:37 (cdslmd) LINEAR-LIB        LINEAR_LIB        LSE               
1 c9 H0 k( A( z' w6 {9 L$ `3 h$ K
; t6 h8 K0 A+ a22:01:37 (cdslmd) Layout                LayoutEE        LayoutEngEd        
" o" O9 X- G1 h: z2 u3 g& L
22:01:37 (cdslmd) LayoutPlus        MAG_LIB                MIXAD_LIB        

3 u. d7 g2 d+ s+ r& e' _6 D22:01:37 (cdslmd) MTI_option_Attsim Model_Check_Analysis NC_VHDL_Simulator

22:01:37 (cdslmd) NC_Verilog_Data_Prep_Compiler NC_Verilog_Simulator Nihongoconcept        

22:01:37 (cdslmd) OASIS_Simulation_Interface OpenModeler        OpenModeler_SFI

0 X; ]' t. W2 b# u6 A8 `22:01:37 (cdslmd) OpenModeler_SWIFT OpenSim                OpenWaves        

2 P" Y3 V7 J# s* J22:01:37 (cdslmd) Optimizer        OrCAD_Capture_CIS_option OrCAD_EE_Designer_Plus

22:01:37 (cdslmd) OrCAD_PCB_Designer OrCAD_PCB_Designer_Basics OrCAD_PCB_Designer_PSpice

22:01:37 (cdslmd) OrCAD_PCB_Editor OrCAD_PCB_Editor_Basics OrCAD_PCB_Router

22:01:37 (cdslmd) OrCAD_Signal_Explorer OrCAD_Unison_EE OrCAD_Unison_PCB

) G% O& f8 \/ M- |0 ]22:01:37 (cdslmd) OrCAD_Unison_Ultra PCB_Design_studio PCB_design_expert
9 ]3 d8 u3 w1 b% a8 [8 t
7 {: ^" F1 R+ D22:01:37 (cdslmd) PCB_designer        PCB_librarian_expert PCB_studio_variants
2 w7 F1 |. V  x; }6 ^5 `1 G& ^
22:01:37 (cdslmd) PE_Librarian        PICDesigner        PIC_Utilities        

22:01:37 (cdslmd) PLD                PPR-HPPA        PPRoute_ALL        
/ {2 k" d% J$ u# a7 ~4 |3 ]( F
$ M% Y4 J( I% y6 }  C4 [# P& O4 ~22:01:37 (cdslmd) PSpice                PSpiceAA        PSpiceAAOptimizer

22:01:37 (cdslmd) PSpiceAAStudio        PSpiceAD        PSpiceBasics        

22:01:37 (cdslmd) PSpiceOPTIOpt        PSpiceOptimizer PSpicePerfOpt        
: B% D$ m- Z" g, N# j0 w
22:01:37 (cdslmd) PSpiceSLPSOpt        PSpiceSmokeOpt        PSpiceStudio        
( M" V; M! g- l
22:01:37 (cdslmd) PSpice_SLPS        PWM_LIB                Pearl               

22:01:37 (cdslmd) Pearl_Cell        PlaceBase_ALL        Placement_Based_Optimization
5 U0 s9 Z2 Z; i# m9 X# G0 X1 S
( c" ]+ O$ T$ Q7 i1 R; F7 t22:01:37 (cdslmd) Placement_Based_Synthesis PowerIntegrity        Prevail_Board_Designer
" E) \) r; A! }
6 y( ]5 ~  ]$ o+ ^/ G, P22:01:37 (cdslmd) Prevail_Correct_By_Design Prevail_Designer Preview_Synopsys_Interface

22:01:37 (cdslmd) PspiceADBasics        QPlace                Quickturn_Model_Manager

22:01:37 (cdslmd) RB_6SUPUC_ALL        RapidPART        RouteADV_ALL        

22:01:37 (cdslmd) RouteBase        RouteBase_ALL        RouteDFM_ALL        
, _& Y+ e* f+ L0 S# l8 h8 p
$ [7 q' [. r7 J22:01:37 (cdslmd) RouteFST_ALL        RouteHYB_ALL        RouteMVIA_ALL        

6 V+ V  G, t5 X, r% U22:01:37 (cdslmd) SDT_MODEL_MANAGER SPECCTRAQuest        SPECCTRAQuest_EE

0 i. l# J* E; `( w. |+ }1 M' N22:01:37 (cdslmd) SPECCTRAQuest_EE_SI SPECCTRAQuest_Planner SPECCTRAQuest_SI_expert
/ t8 C" ^& u* j9 R
4 W4 W3 ?) S' u' e! i0 F/ m' B* C22:01:37 (cdslmd) SPECCTRAQuest_signal_expert SPECCTRAQuest_signal_explorer SPECCTRA_256U        

22:01:37 (cdslmd) SPECCTRA_6U        SPECCTRA_ADV        SPECCTRA_APD        
% b: {+ H! m8 x. H/ G, d. b
; f# V0 U; D5 o22:01:37 (cdslmd) SPECCTRA_DFM        SPECCTRA_HP        SPECCTRA_PCB        

8 d" n4 p5 h) F$ `1 F4 P22:01:37 (cdslmd) SPECCTRA_QE        SPECCTRA_Unison_PCB SPECCTRA_Unison_Ultra
. h+ _$ g' X& `$ m2 ^: I4 B
22:01:37 (cdslmd) SPECCTRA_VT        SPECCTRA_autoroute SPECCTRA_expert

22:01:37 (cdslmd) SPECCTRA_expert_system SPECCTRA_performance SPW_BDE               

% M* u3 _/ @" K3 p- a  ]" C1 T! m22:01:37 (cdslmd) SPW_BER_Sim        SPW_BVHDL_CDMA_LIB SPW_BVHDL_COMM_FXP
) x. z/ E2 O- E7 P) w" b5 J
22:01:37 (cdslmd) SPW_CGS_ANY        SPW_CGS_C30        SPW_CGS_C40        
3 Z/ G4 z# d$ e+ c& s; A
22:01:37 (cdslmd) SPW_CGS_DSP32C        SPW_CGS_M96002        SPW_CGS_PKB        

22:01:37 (cdslmd) SPW_CGS_STANDARD_C SPW_COSIM_LEAPFROG SPW_COSIM_VERILOG_XL
3 E6 W& ]  [; N4 G5 u4 ]
22:01:37 (cdslmd) SPW_COSIM_VSS        SPW_DATA_MANAGEMENT SPW_ENV_MAT        

22:01:37 (cdslmd) SPW_FDS                SPW_FMG                SPW_FSM               
3 n* b2 ^9 m& I1 c; t# f
; _6 _) v' j: r/ ]5 u22:01:37 (cdslmd) SPW_HDS_VHDL_LINK SPW_HLS                SPW_LIB_CDMA_LIB

22:01:37 (cdslmd) SPW_LIB_COMM_FXP SPW_LIB_COMM_LIB SPW_LIB_DSP1600

22:01:37 (cdslmd) SPW_LIB_DSP563S SPW_LIB_DSP566S SPW_LIB_DSP568S
; z8 p; u( z  r& R" F
! l/ _$ m, `  [. ^22:01:37 (cdslmd) SPW_LIB_DSPGROUP SPW_LIB_GSM_LIB SPW_LIB_HDS_ARC
" A/ B. p# s' d" O% E
22:01:37 (cdslmd) SPW_LIB_HDS_ISL SPW_LIB_HDS_LIB SPW_LIB_HDS_MAIN
" V4 u# I$ ^* Y) f( Q' {
8 T3 F4 l% H: F* K- T3 s2 E/ M22:01:37 (cdslmd) SPW_LIB_HDS_MICRO SPW_LIB_IS136LIB SPW_LIB_IS95LIB

22:01:37 (cdslmd) SPW_LIB_ISL        SPW_LIB_M5630X        SPW_LIB_MATLAB        
" r# a$ A: o4 E4 Z3 v  B6 O
22:01:37 (cdslmd) SPW_LIB_MDK        SPW_LIB_RADAR        SPW_LIB_RF_LIB        

22:01:37 (cdslmd) SPW_LIB_SGSTHOMSON SPW_LIB_TIC54X        SPW_LIB_TIC5X        

7 V9 F1 H0 s6 k22:01:37 (cdslmd) SPW_LIB_VFL        SPW_LINK_VERILOG SPW_LINK_VHDL        
! e$ Q) W6 Y" G2 E- p
- B; c  V2 d2 H. k% n; f22:01:37 (cdslmd) SPW_LINK_VHDL_BEH SPW_LSF_Link        SPW_MODEL_MANAGER

22:01:37 (cdslmd) SPW_MPX                SPW_SIGCALC        SPW_SIM               
9 G1 I  d5 H7 V/ K
3 ^6 Y* V. p  C22:01:37 (cdslmd) SPW_SIM_UI        SPW_Smart_Antenna_Library SQ_Digital_Logic_SI_Lib

22:01:37 (cdslmd) SQ_FPGA_SI_Lib        SQ_Memory_SI_Lib SQ_Microprocessor_SI_Lib
/ e( Y8 w$ o4 D4 I  Z$ j3 t
22:01:37 (cdslmd) SQ_ModelIntegrity SWIFT                Schematic_Generator
8 T$ }( b  K* U- `
6 I9 }% M4 r5 q9 R22:01:37 (cdslmd) SiP_Digital_Architect_GXL SiP_Digital_Architect_GXL_II SiP_Digital_Architect_XL

4 b! d+ c2 I( q5 u* X) w3 g8 ^22:01:37 (cdslmd) SiP_Digital_Layout_GXL SiP_Digital_SI_XL SiP_Digital_SI_XL_II
& G6 q$ a7 w3 j
% Q$ z# ?9 ~% @- q22:01:37 (cdslmd) SiP_RF_Architect SiP_RF_Architect_XL SiP_RF_Layout_GXL

22:01:37 (cdslmd) SiP_RF_Layout_GXL_II SigNoise        SigNoiseCS        
8 \- b) p  q& `
/ O# U( E5 z! [& W4 a, p22:01:37 (cdslmd) SigNoiseEngineer SigNoiseExpert        SigNoiseStdDigLib

0 l+ ?4 x. v; x# K# r: f22:01:37 (cdslmd) SigNoise_Float        SiliconQuest        Silicon_Ensemble

22:01:37 (cdslmd) Silicon_Ensemble_CTS Silicon_Ensemble_DSM Silicon_Ensemble_DSM_Crosstalk
; s2 l/ Q" ?4 l1 M" d4 i
+ w% ]& n/ k+ d, K; h0 e22:01:37 (cdslmd) Silicon_Ensemble_OpenDev Silicon_Ensemble_OpenExe Silicon_Synthesis_QPBS

  k4 J) A" Q* R% |22:01:37 (cdslmd) SimVision        SpectreBasic        SpectreRF        
1 b2 i  `3 d" k
22:01:37 (cdslmd) Spectre_BTAHVMOS_Models Spectre_BTASOI_Models Spectre_NorTel_Models

22:01:37 (cdslmd) Spectre_ST_Models Substrate_Coupling_Analysis Synlink_Interface
! Q7 b% x* j3 U" R
- d0 t/ k3 u* ?/ z2 ~; c22:01:37 (cdslmd) TOPOLOGY_EDITOR Trans_level_option_Attsim UET               
% ?4 ]. I: }1 G; A: k
% h0 ~: ^; O8 H9 B+ H0 Z% o22:01:37 (cdslmd) UNISON_SPECCTRA_6U Unison_SPECCTRA_4U Universal_Smartpath

. @: `# ~! q( z, ^22:01:37 (cdslmd) VB_6SUPUC_ALL        VCC_Editors        VCC_SW_Estimator
( T" Y8 ^% w" h; ~" d; |
* |7 F4 l" G( C1 d8 E$ x& o3 J22:01:37 (cdslmd) VCC_Simulators        VCC_links_to_implementation VERILOG-SLAVE        
! ]5 n9 V! T$ @: y' ~( O9 j
, U& o2 Y5 d) x3 c3 D0 W  q% j4 z22:01:37 (cdslmd) VERILOG-XL        VERITIME        VERLOG-SLAVE        

" u& F6 p! O' `5 r" o! G0 l- R" r! |22:01:37 (cdslmd) VHDLLink        VITAL-XL        VXL-ALPHA        

5 S. x: g; Q  L$ `22:01:37 (cdslmd) VXL-LMC-HW-IF        VXL-SWITCH-RC        VXL-TURBO        

6 O6 s3 R; ^# U: `8 ?8 e22:01:37 (cdslmd) VXL-VCW                VXL-VET                VXL-VLS               

22:01:37 (cdslmd) VXL-VRA                Vampire_HDRC        Vampire_HLVS        

: r* }, }! s$ N5 g9 b22:01:37 (cdslmd) Vampire_MP        Vampire_RCX        Vampire_UI        
7 H' c, _2 [% \
22:01:37 (cdslmd) Verif_Ckpit_Analysis_Env Verif_Ckpit_Runtime_Env ViewBase        
/ W* A; \+ V3 p5 \# F
7 u. X+ w% z3 e" Q& S* y22:01:37 (cdslmd) ViewBase_ALL        Virtuoso_Core_Characterizer Virtuoso_Core_Optimizer

& X5 u) F; F$ X22:01:37 (cdslmd) Virtuoso_Schem_Option Virtuoso_SiI        Virtuoso_Turbo        

1 A) d& Q% B0 `: P22:01:37 (cdslmd) Virtuoso_XL        Virtuoso_custom_placer Virtuoso_custom_router

22:01:37 (cdslmd) XBLOX-HPPA        XDE-HPPA        _21900               

5 o6 b# w  B/ V! V22:01:37 (cdslmd) a2dxf                actomd                adv_package_designer
& I+ c4 X' I4 v) y, {% t+ e
22:01:37 (cdslmd) adv_package_designer_expert adv_package_engineer_expert allegro_dfa        

22:01:37 (cdslmd) allegro_dfa_att allegro_non_partner allegroprance        
3 ]5 }- }2 ?; ]; N1 d4 U  \9 ~
22:01:37 (cdslmd) apd1                archiver        arouter               
" |' X# Q- w2 E; Y
22:01:37 (cdslmd) caeviews        cals_out        cbds_in               
& T# \$ W8 ~* e/ V- \2 I
22:01:37 (cdslmd) cdxe_in                comp                concept               

22:01:37 (cdslmd) conceptXPC        coverscan-analysis coverscan-recorder
  E+ E, A( O9 w+ ~# D
22:01:37 (cdslmd) cpe                cpte                crefer               

22:01:37 (cdslmd) cvtomd                debug                dfsverifault        
- T+ [* t3 S  n/ M0 ]
2 R) h6 \  U* j0 R+ i/ Y  ?22:01:37 (cdslmd) dracula_in        dxf2a                e2v               
9 `7 i8 A- y8 i) o" s6 B+ r
* m  F- a9 A" T1 t/ h7 N22:01:37 (cdslmd) eCapture        edif-HPPA        edif2ged        
. |2 T% @8 }, L  ?, [  u
22:01:37 (cdslmd) expgen                fcengine        fcheck               
; b* k# ]5 h, F$ p
22:01:37 (cdslmd) fethman                fetsetup        gbom               

22:01:37 (cdslmd) ged2edif        gilbert                glib               

22:01:37 (cdslmd) gloss                gphysdly        gscald               
4 C& _1 j  M2 ~5 `8 q6 X
+ @8 |9 B1 ?* k2 u: H5 C  U) H" ^22:01:37 (cdslmd) gspares                hp3070                hyperExtract        

% _  Y% ]% p6 u8 q! x" M22:01:37 (cdslmd) hyperRules        iges_electrical intrgloss        

22:01:37 (cdslmd) intrroute        intrsignoise        ipc_in               

9 W) o& t$ j2 E2 g5 ]/ S22:01:37 (cdslmd) ipc_out                libcompile        lwb               

22:01:37 (cdslmd) mdin                mdout                mdtoac               

% l+ o) R3 \; ?; ?! n. u22:01:37 (cdslmd) mdtocv                multiwire        odan               

22:01:37 (cdslmd) packager        partner                pcb_cursor        
- N$ N* H  D  H
0 G+ j+ b& J$ v: X7 H+ ]- b2 g# \22:01:37 (cdslmd) pcb_editor        pcb_engineer        pcb_interactive

22:01:37 (cdslmd) pcb_prep        pcb_review        pcomp               

22:01:37 (cdslmd) pillar.abstract pillar.areaPdp        pillar.areaPlanner

22:01:37 (cdslmd) pillar.cdsIn        pillar.cdsOut        pillar.cellPdp        

22:01:37 (cdslmd) pillar.cellPlanner pillar.db        pillar.dbdev        
( m6 ~9 E; T  {2 f
22:01:37 (cdslmd) pillar.dbperl        pillar.defIn        pillar.defOut        

22:01:37 (cdslmd) pillar.dpdev        pillar.dpuxIn        pillar.dpuxOut        
- t0 z: b% j* z6 |* U7 W1 Q! ~
22:01:37 (cdslmd) pillar.edifIn        pillar.edifOut        pillar.gatePdp        

5 X7 f' ]9 S" r! m22:01:37 (cdslmd) pillar.gatePlanner pillar.gdsIn        pillar.gdsOut        

22:01:37 (cdslmd) pillar.ge        pillar.gui        pillar.ldexpand

* N; v! J6 y$ |% N$ A* c22:01:37 (cdslmd) pillar.lefIn        pillar.lefOut        pillar.pdp        

, E, E6 L; @* J3 ^22:01:37 (cdslmd) pillar.verIn        pillar.verOut        pillar.vhdlIn        

) q2 |+ F  D2 X% g' p; g22:01:37 (cdslmd) pillar.vhdlOut        pillar.vre        pillar.xl        
0 _' T" Q! G3 Q& K- S9 H
22:01:37 (cdslmd) pillar.xlcm        pillar.xldev        placement        
! B2 ~: u% h2 P* ]$ E; a- C1 @
22:01:37 (cdslmd) plotVersa        ptc_in                ptc_out               

! n4 q2 i1 ^7 w; c; Z* f22:01:37 (cdslmd) quanticout        rapidsim        realchiplm        
' q) g( Y1 W# ?9 L
. g7 _% U' X  N# ]! S22:01:37 (cdslmd) redifnet        rt                sdrc_in               
/ H% N; a* f" j. ]
22:01:37 (cdslmd) sdrc_out        shapefill        sigxp               
# ^' `$ S' g# v2 z0 B
22:01:37 (cdslmd) skillDev        sqpkg                stream_in        
8 j6 w' ]  b5 `. w! B4 ]! ~  R3 W
22:01:37 (cdslmd) stream_out        swap                sx               
5 b" k4 I+ b4 i5 b/ e! l. J9 f& D. _, b
22:01:37 (cdslmd) synSmartIF        synSmartLib        synTiOpt        

22:01:37 (cdslmd) tsTSynVHDL        tsTSynVLOG        tsTestGen        
4 D" j! R# z$ ?  s
' {- e$ a7 `: e" J' i& S7 F22:01:37 (cdslmd) tsTestIntf        tscr.ex                tune               
% ^* H( I4 y' L! v
22:01:37 (cdslmd) tw01                tw02                v2e               
* g0 d# y5 P3 B( Y
% a. s0 Q/ s( d; ]$ E7 n: z) Q$ H2 C5 p22:01:37 (cdslmd) verfault        verifault        vgen               

/ \4 J6 K3 i; s4 K+ E22:01:37 (cdslmd) viable                visula_in        vloglink        
4 B$ Y  x# r4 c8 W% n. l& }7 @
22:01:37 (cdslmd) wedifsch        xilCds                xilComposerFE        
5 J& c  w' [" K# y7 I7 T
( E, [# U& x2 Y- j$ h, ]22:01:37 (cdslmd) xilConceptFE        xilEdif                OrCAD_FPGA_System_Planner
4 [% X8 P1 \' c& z+ C$ P* d
) r" p2 _: v% f22:01:37 (cdslmd) Allegro_FPGA_System_Planner_L Allegro_FPGA_System_Planner_XL Allegro_FPGA_System_Plan_GXL
3 I5 v5 ?2 U; w/ {
22:01:37 (cdslmd) Allegro_FPGA_System_2FPGA Allegro_Design_Publisher

22:01:37 (cdslmd)
, t( B* m1 |4 P) @8 E+ y9 P1 o8 t
' t7 ^4 H4 Y! Q( ]0 e, X22:01:37 (cdslmd) All FEATURE lines for cdslmd behave like INCREMENT lines

, P; p1 V* n& Y, u& n" {22:01:37 (cdslmd)
8 @+ g0 F! k- P4 @
) U7 I# Y! \+ q. Z22:01:37 (cdslmd) EXTERNAL FILTERS are OFF

# @# h$ x2 k4 y% \22:01:37 (cdslmd) CANNOT OPEN options file ".exe"

  K. ~/ g; B  y. Z' {7 J' b4 f22:01:37 (lmgrd) cdslmd using TCP-port 1228
: i) z( z* V6 Z/ i4 R
. E9 S# j8 j2 N$ k22:01:42 (cdslmd) TCP_NODELAY NOT enabled

22:01:43 (cdslmd) OUT: "100" Administrator@3C68B4367E914FC  
0 Z% Y- \: N& s+ F' Y
- v0 ^* k) M4 ^22:01:43 (cdslmd) IN: "100" Administrator@3C68B4367E914FC

zly8629481

rx_78gp02a 发表于 2011-5-29 04:18
3 @7 E- P$ @! B" P8 X把cdsMsgServer.exe和cdsNameServer.exe进程结束掉再破解，找不到dll是环境变量问题，请确认你的path环境变 ...

不成功啊！
' P7 L9 A1 N) z- P1 V症状：打开pcb editor直接应用程序无响应，打开orcad提示无法定位程序输入点于xxx动态链接库xxx.dll上。
系统：win7 32位
* m) ^8 \* ^8 r2 ?9 h" B* B破解时已经结束cdsMsgServer.exe和cdsNameServer.exe进程；path环境变量将cadence相关的放在了最前面；lic文件、环境变量里将hostname也都改为了我的计算机名。
疑点：
1、运行ToolsPubkey.bat时有爆can not open...神马原因？？
" R$ s5 l7 A7 `8 }1 v
- g5 j* [: \# U. n2、使用License Server Configuration Utility指定新生成的license.lic并启动服务时，提示：
1 J: A# z% Y7 T1 |' RUnable to restart Cadence License Server with the new license file 'f:\Cadence\LicenseManager\license.dat'.'
  Please check the license log file 'f:\Cadence\LicenseManager\debug.log' for details.
如图：
- v( e" d; t  R4 j, o+ U* a


" d/ K" ^/ @% A/ c  r
f:\Cadence\LicenseManager\debug.log这个文件内容太多就不传了


' s) Y: x% s7 u7 w& I各位大牛分析下为啥啊！！！

MentorUser

Installation Guide ..

MentorUser

Cadence_SPB165_Installation Guide 安装说明.pdf (1.1 MB, 下载次数: 219)

2011-6-1 02:49 上传

点击文件名下载附件
下载积分: 威望 -5

rx_78gp02a

7 U" S1 U/ G  f
回复 zly8629481 的帖子
6 q$ Y. N0 b3 ^+ f# h7 m- b4 m
最后那个错误提示是说pubkey不是对自己进行修改，这个是正常的。照您说的我还真不知道问题原因，找不到dll是关键，pcbeditor死在那就等等看，有时候license check out会很慢

dzkcool

你的License Server服务没启动成功。

dirkyu

楼主我终于搞定了，想尽了办法最后还是重装系统搞定的

penny190

按照版上的破解方式，也破解OK了，樓主要努力試試

sxc1190

我也想装，现在还没开始装呢，不过想问下，是不是必须要在光驱里安装，如果考到硬盘里是否可以安装呢？

mengshang

按照楼主的解释，一步一步来，不会错的

hysman

我的装好后，License Server服务不能成功启动，运行一下Cadence\License Manager\License Server Configuration Utility生成license.dat文件后就没有问题了。