spb16.5破解失败N次，求解！

dirkyu

楼主很耐心，今天又试了一次，还是不行。

wangxs_song

我也失败了N次，下班时成功了！
" P% F+ Z5 V# e0 o9 f1 V我发现自动生成的lic里面的 HostName 不是“我的电脑"里的名字，改了之后还是不行！
2 b5 w0 B' }; u  H" B  [3 Q后来有发现“环境变量”里的“系统变量”里的 “5280@HostName"也不一样，
最后将lic的HostName和系统变量的HostName修改一致后，就ok了！

dirkyu

LS,你说的这个hostname，我一直是对的，和这个原因无关。

zwg73

crack_all.rar (588.94 KB, 下载次数: 143)

2011-5-31 23:25 上传

点击文件名下载附件
下载积分: 威望 -5

. _" u& f0 `# |/ v% h7 F4 oSPB16.5基于pubkey1.30修正破解方法
+ a: h8 J. y( R7 C8 d关键步骤：
（1）使用LicenseManagerPubkey.bat 破解K:\Cadence\LicenseManager中的三个文件！
实际命令为：
pubkey1.30 -d cdslmd -y cdslmd.exe
pubkey1.30 -d cdslmd -y CKOUT.exe
: I# H" U- r' _. apubkey1.30 -d cdslmd -y LicenseServerConfiguration.exe

（2）使用ToolsPubkey.bat 破解 K:\Cadence\SPB_16.5\tools下的所有相关文件！
* ^1 P  q- l2 d: j# U7 h实际命令为：
pubkey1.30 -d cdslmd -y


3 l9 a& W  d( J1 Q5 [（3）使用LicGen.bat 生成本机的授权文件：
lmcrypt_cadence.exe -i src.lic -o license.lic
其中src.lic是你自己按照pubkey要求修改的lic文件，src.lic文件里面this_host为计算机的名字(压缩包里面是PowerPC-PC，自行改)


（4）然后运行K:\Cadence\LicenseManager\LicenseServerConfiguration.exe，将生成的license.lic加入，成功！

zwg73

破解SPB16.5成功！
7 s9 ?* y4 p5 t6 V9 f% s
- I, f& b* M4 |/ G
+ ?* y' h5 d( s+ Y3 g4 P" r+ U运行K:\Cadence\LicenseManager\LicenseServerConfiguration.exe 配置程序时，提示如下：

- Cadence License Server restarted successfully with the new license file 'K:\Cadence\LicenseManager\license.dat'.

- The new license server setting '5280@3C68B4367E914FC' was successfully added to your CDS_LIC_FILE license path environment variable.



4 P* Y7 U& T5 ?==============================================================================
9 G1 x0 }% {" l$ g9 i4 C5 |debug.log
" \0 e4 B7 U* v/ w/ i1 {==============================================================================

+ P  x/ O+ Z. g& k8 k2 p# j


22:01:30 (lmgrd) -----------------------------------------------
* V9 P. x4 Y+ @5 B% L' Z
4 ], F* A4 \% d* P1 O22:01:30 (lmgrd)   Please Note:
( G+ d$ Q  O" I# `' e
. y# p( T, j; n) E' I$ [/ i22:01:30 (lmgrd)
. R6 D- {2 c: f
' J; U! J/ V% \6 L2 \" B: T- ?22:01:30 (lmgrd)   This log is intended for debug purposes only.

22:01:30 (lmgrd)   In order to capture accurate license
/ ]8 i8 v6 b1 A  {' L" v3 F
22:01:30 (lmgrd)   usage data into an organized repository,
+ _7 G' j0 e  _) L6 g" P" b+ z; C
22:01:30 (lmgrd)   please enable report logging. Use Flexera Software, Inc.'s

22:01:30 (lmgrd)   software license administration  solution,

4 [( H5 q- b# ~% a* n% P! A22:01:30 (lmgrd)   FLEXnet Manager, to  readily gain visibility

' B; i$ B6 k& n/ s22:01:30 (lmgrd)   into license usage data and to create

22:01:30 (lmgrd)   insightful reports on critical information like

22:01:30 (lmgrd)   license availability and usage. FLEXnet Manager

22:01:30 (lmgrd)   can be fully automated to run these reports on

22:01:30 (lmgrd)   schedule and can be used to track license
7 G# m! _- `$ w8 V# b6 y' m
22:01:30 (lmgrd)   servers and usage across a heterogeneous
& i; [7 u: m$ N) i. E4 c1 J& P- E
22:01:30 (lmgrd)   network of servers including Windows NT, Linux
9 U, \) [  r3 ]4 E0 f$ f, R& ?
22:01:30 (lmgrd)   and UNIX. Contact Flexera Software, Inc. at
1 x" i3 j$ V! Q
22:01:30 (lmgrd)   www.flexerasoftware.com for more details on how to
' x; S# c" A$ t4 T
  K. l6 Y9 |5 Z3 C/ b22:01:30 (lmgrd)   obtain an evaluation copy of FLEXnet Manager

22:01:30 (lmgrd)   for your enterprise.
  d# M! _" y. W& b/ e) w6 h
22:01:30 (lmgrd)

22:01:30 (lmgrd) -----------------------------------------------
1 G& K  \+ ?2 p, v: R; J6 ~+ ]
8 r5 G& {: U; s- d; L/ Y" i7 `22:01:30 (lmgrd)
2 r6 I! g( @0 q
22:01:30 (lmgrd)

22:01:30 (lmgrd) pid 3100

22:01:30 (lmgrd) Done rereading
( G* D0 z  N) k2 B
22:01:30 (lmgrd) FLEXnet Licensing (v11.9.1.0 build 89952 i86_n3) started on 3C68B4367E914FC (IBM PC) (5/30/2011)
; e0 N. R9 P5 @/ H* E7 s' ^
. i6 ~4 v) ~; ?* u$ [/ e$ f22:01:30 (lmgrd) Copyright (c) 1988-2010 Flexera Software, Inc. All Rights Reserved.
& N9 s' A2 H3 S0 f
22:01:30 (lmgrd) US Patents 5,390,297 and 5,671,412.

22:01:30 (lmgrd) World Wide Web:  http://www.flexerasoftware.com
& O5 r; X* H  q' z& `, O
( a* D  Y" |* K- \4 y0 {# [; w22:01:30 (lmgrd) License file(s): K:\Cadence\LicenseManager\license.dat
$ U" ~. J/ W4 J% B
9 n; I6 V( d! D22:01:30 (lmgrd) lmgrd tcp-port 5280
$ g+ }( B& [/ l
22:01:30 (lmgrd) Starting vendor daemons ...
4 T2 r, @4 e! V( L6 E
; ~( }( W# G! O6 K22:01:30 (lmgrd) Started cdslmd (pid 2772)

& ~' C3 A3 ~0 T: S$ C22:01:31 (cdslmd) FLEXnet Licensing version v11.9.1.0 build 89952 i86_n3
) \- F  _% W* K, k' V0 a
22:01:31 (cdslmd) WARNING Set environment variable cdslmd_ENH_RECORDS=1 to enable ENH records usage logging enhancements
( {3 M, ~: {) K
22:01:33 (cdslmd) Using options file: ".exe"
0 a( K& R# v4 }: O4 E
22:01:37 (cdslmd) Server started on 3C68B4367E914FC for:        100               

22:01:37 (cdslmd) 111                11400                12141               
1 [8 L* D7 C8 G% J1 }% }
9 c% @/ j& M" f) L22:01:37 (cdslmd) 12500                14000                14010               
6 y# D( c* }( s; V- i+ }
22:01:37 (cdslmd) 14020                14040                14101               

6 w# E8 y6 Q1 {: N' g22:01:37 (cdslmd) 14111                14120                14130               
) _  Z3 Q* t0 T8 N+ s9 c
* X  |& r- Z6 ?3 F, r7 Q22:01:37 (cdslmd) 14140                14410                200               

# W7 ~6 T& w3 ?. @- Z8 U1 J9 ?) B# t4 y22:01:37 (cdslmd) 20120                20121                20122               
3 a8 L. T( U3 |
6 C, i7 L3 Y$ ]0 u. V, Q22:01:37 (cdslmd) 20123                20124                20127               

1 R4 `7 `7 t' e) g1 G1 w22:01:37 (cdslmd) 20128                20220                20221               
+ d, \$ Z& Q  ^# \
22:01:37 (cdslmd) 20222                20227                206               

7 ?8 n! b! o9 W0 I3 S3 \  I! ]22:01:37 (cdslmd) 207                21060                21200               
- f3 L5 L+ a, d, {( M" u& U
22:01:37 (cdslmd) 21400                21900                21920               

22:01:37 (cdslmd) 22650                22800                22810               
, S1 P2 L3 h6 E2 `) S& a4 d" w
22:01:37 (cdslmd) 24015                24025                24100               
) L9 i+ F! R$ G& }6 T
/ {* m& k5 R5 B1 m% N22:01:37 (cdslmd) 24205                250                251               
$ P6 @/ U8 R/ n0 r1 g
22:01:37 (cdslmd) 26000                274                276               

22:01:37 (cdslmd) 279                283                300               
$ j$ U# C, Q8 l$ V% a- c7 h
3 t% G, x$ v! v: q: f22:01:37 (cdslmd) 305                312                314               
1 t: }/ a* i/ F8 |
22:01:37 (cdslmd) 316                318                32140               
0 O0 `% ], N5 a8 m9 t/ i# l* v
22:01:37 (cdslmd) 32150                32190                322               

' w0 _  m8 v) Z) u22:01:37 (cdslmd) 32500                32501                32502               
: G; M" s, \$ z& y* _& q& ]2 K; ~: W" R
22:01:37 (cdslmd) 32510                32550                32600               

22:01:37 (cdslmd) 32610                32620                32630               

# V& X) _& P2 X2 Q+ A22:01:37 (cdslmd) 32640                32760                33010               
7 O7 j5 |1 e: f. E9 h: b  P  n
, j, @& Y) h, I: r) O7 Y$ O22:01:37 (cdslmd) 33301                336                34500               
8 D# `) x# r8 q0 M* K  s
22:01:37 (cdslmd) 34510                365                370               
$ x$ r6 B+ |, L3 S6 G* ]
22:01:37 (cdslmd) 371                37100                373               
' c  k; J. N! U4 F
2 q  p3 ?# U' ]: t0 r2 G+ v7 X3 w$ T22:01:37 (cdslmd) 40020                40030                40040               
+ e: i* c8 e5 \3 P4 E
22:01:37 (cdslmd) 40500                41000                50000               
  c' u+ a* d+ u# M! _8 H( F4 V8 M! Y
0 L# }& g5 `# ^. b22:01:37 (cdslmd) 50010                501                50110               
6 G: V! [+ O* h
- R. Y: ?& z* h' G! p0 i22:01:37 (cdslmd) 50200                51022                51023               

' n! t( L! _# _- o6 o  n' ?+ Z9 z5 ~$ I22:01:37 (cdslmd) 51060                51070                51170               
  G5 p; J, A9 x5 Z: D* |8 q/ }
22:01:37 (cdslmd) 550                570                61300               

3 s; a2 o1 {0 ^( J+ z# M9 l22:01:37 (cdslmd) 61400                920                940               
( `- {1 s% Q8 f, c, D$ h+ D
22:01:37 (cdslmd) 945                950                960               

22:01:37 (cdslmd) 963                964                965               
# w' M7 x8 C3 R3 C6 Z" i& f
: v6 L0 c, r3 m' B22:01:37 (cdslmd) 966                972                974               

0 k# d4 m6 l5 A% }7 [22:01:37 (cdslmd) 991                994                995               
: S% s! _8 H' Z/ I* O0 q6 ~
22:01:37 (cdslmd) ABIT                ALL_EBD                AMD_MACH        
: I6 Z" ]7 G* C
, T/ I- z0 q7 n22:01:37 (cdslmd) AMS_environment ANALOG_WORKBENCH APD               

' r; ]) _. E: q- l' v22:01:37 (cdslmd) APR-HPPA        AWBAA                AWBAdvancedAnalysis
5 S+ H3 `8 H$ q
22:01:37 (cdslmd) AWBSimulator        AWB_BEHAVIOR        AWB_Batch        

22:01:37 (cdslmd) AWB_DIST_SIM        AWB_MAGAZINE        AWB_MAGNETICS        

9 R- e# u. c7 `$ q& [  D22:01:37 (cdslmd) AWB_MIX                AWB_PPLOT        AWB_RESOLVE_OPT
- b8 j" b4 w. Z8 a; d. e( U3 l. M% z9 A
22:01:37 (cdslmd) AWB_SIMULATOR        AWB_SMOKE        AWB_SPICEPLUS        

  H5 ^+ O# f  w+ e( O/ [* |22:01:37 (cdslmd) AWB_STATS        Advanced_Package_Designer Advanced_Pkg_Engineer_3D

3 o5 |% r' n! ^  L  _/ A( u22:01:37 (cdslmd) Affirma_3rdParty_Sim_Interface Affirma_AMS_distrib_processing Affirma_NC_Simulator

7 \3 X7 y% ~+ B. A22:01:37 (cdslmd) Affirma_RF_IC_package_modeler Affirma_RF_SPW_model_link Affirma_accel_transistor_sim
4 l# o# o. `) @
: K  M) i. p: X/ p4 U9 s+ i6 z  H22:01:37 (cdslmd) Affirma_advanced_analysis_env Affirma_equiv_checker_prep Affirma_equivalence_checker
7 x( R; l8 c4 R: F, c% j- n
22:01:37 (cdslmd) Affirma_model_checker Affirma_model_packager_export Affirma_sim_analysis_env

1 c; |9 q! E: i22:01:37 (cdslmd) Affirma_trans_logic_abstracter Allego_design_expert AllegroSLPS        
1 G  K* l7 s6 @3 v
22:01:37 (cdslmd) Allegro_CAD_Interface Allegro_Design_Editor_620 Allegro_Designer

% n* u7 V+ O' }7 F! x& Q0 F22:01:37 (cdslmd) Allegro_Designer_Package_620 Allegro_Expert        Allegro_Librarian
: A2 u$ [  P: O: `1 w: |4 k
4 r" r# M: @6 F& g! i/ b+ q22:01:37 (cdslmd) Allegro_PCB        Allegro_PCBSI_Backplane Allegro_PCBSI_Performance

22:01:37 (cdslmd) Allegro_PCBSI_SParams Allegro_PCBSI_SerialLink Allegro_PCB_Design_230
; A6 ~% w1 }! \, L$ z1 I+ r+ C6 R+ s
22:01:37 (cdslmd) Allegro_PCB_Design_620 Allegro_PCB_Design_GXL Allegro_PCB_Design_Planner

22:01:37 (cdslmd) Allegro_PCB_Editor_GXL Allegro_PCB_Global_Route_Env Allegro_PCB_Intercon_Feas

22:01:37 (cdslmd) Allegro_PCB_Intercon_Flow_Desn Allegro_PCB_Interface Allegro_PCB_Partitioning

22:01:37 (cdslmd) Allegro_PCB_RF        Allegro_PCB_Router_210 Allegro_PCB_Router_230

- h3 u; g0 U0 E1 j7 @# @22:01:37 (cdslmd) Allegro_PCB_Router_610 Allegro_PCB_SI_230 Allegro_PCB_SI_620

22:01:37 (cdslmd) Allegro_PCB_SI_630 Allegro_PCB_SI_630_Suite Allegro_Package_620
# F" o, s$ g2 x: i5 ~5 [9 F
1 Z5 V( N9 k  u" C! n, Y22:01:37 (cdslmd) Allegro_Package_Designer_620 Allegro_Package_Designer_XL_II Allegro_Package_SI_620
% }$ R! i, k' Y9 I3 @% h/ f
1 |7 Z+ L$ p$ I9 o22:01:37 (cdslmd) Allegro_Package_SI_620_Suite Allegro_Package_SI_L_II Allegro_Packager_Designer_620
. J- A/ L1 M) X4 @1 e( b' I
22:01:37 (cdslmd) Allegro_Performance Allegro_Pkg_Designer_620 Allegro_Pkg_Designer_620_Suite
/ g  ]% d8 o) U' A+ v
* G: G7 E" r& M22:01:37 (cdslmd) Allegro_RF_Modules_option_630 Allegro_SIP_Designer_630 Allegro_SLPS        
2 ~" i- K7 X5 l6 l6 G) }
: J! I" W0 f& o/ R* g* ^& p/ T22:01:37 (cdslmd) Allegro_Symbol        Allegro_Viewer_Plus Allegro_design_expert
9 a1 j+ Y. ]  i+ i" D6 ]1 I/ h
22:01:37 (cdslmd) Allegro_designer_suite Allegro_studio        Ambit_BuildGates

22:01:37 (cdslmd) Artist_Optimizer Artist_Statistics Assura_DRC        

22:01:37 (cdslmd) Assura_DV_LVS_checker Assura_DV_design_rule_checker Assura_DV_parasitic_extractor

22:01:37 (cdslmd) Assura_LVS        Assura_MP        Assura_OPC        
7 |. _9 h- c$ u
22:01:37 (cdslmd) Assura_RCX        Assura_SI        Assura_SI-TL        

! u' a2 Z* R0 V! Q22:01:37 (cdslmd) Assura_SiMC        Assura_SiVL        Assura_UI        

22:01:37 (cdslmd) Atmel_ATV        Attsim_option_ATS Base_Digital_Body_Lib

" h0 n* u, P9 e22:01:37 (cdslmd) Base_Verilog_Lib BoardQuest_Designer BoardQuest_Team
" M/ E6 F, W1 c( z
22:01:37 (cdslmd) BuildGates        CELL3                CELL3_ARO        
) B' U. M4 U  [
22:01:37 (cdslmd) CELL3_CROSSTALK CELL3_CTS        CELL3_ECL        
3 m0 v8 }& n4 y& H( d
22:01:37 (cdslmd) CELL3_OPENDEV        CELL3_OPENEXE        CELL3_PA        

22:01:37 (cdslmd) CELL3_PR        CELL3_QPLACE_TIMING CELL3_SCAN        

" z) j3 y: t  i. d' ~7 S" z22:01:37 (cdslmd) CELL3_TIMING        CELL3_WIDEWIRE        CHDL_DesignAccess

0 R1 D- T$ l4 x" z( u& S( h6 l  |22:01:37 (cdslmd) CISOption        CP_Ele_Checks        CPtoolkit        

22:01:37 (cdslmd) CWAVES                Cadence_3D_Design_Viewer Cadence_Chip_IO_Planner

22:01:37 (cdslmd) Cadence_chip_assembly_router Capture                CaptureCIS        
  B. e6 }7 N) C
, s% w# O( A, E) H. l6 r22:01:37 (cdslmd) Capture_CIS_Studio CheckPlus        Checkplus_Expert
0 B" T# M! x4 a" w' x" y$ g
9 Z7 |* l; t3 r: t22:01:37 (cdslmd) Cierto_HW_design_sys_2000 Cierto_SPW_CDMA_Library Cierto_SPW_GSM_VE

" W. F' O  C2 U$ j7 j. O( Q# v& U3 `22:01:37 (cdslmd) Cierto_SPW_IS136_VE Cierto_SPW_comm_lib_flt_pt Cierto_SPW_comm_library_fxp_pt

$ s5 e" N) @7 \, R6 X22:01:37 (cdslmd) Cierto_SPW_link_to_Ambit_BG Cierto_SPW_link_to_NC_sim Cierto_SPW_model_manager

22:01:37 (cdslmd) Cierto_SPW_multimedia_kit Cierto_SPW_pcscdma_VE Cierto_Wireless_LAN_Library
4 ?4 d1 x# K0 ?7 c$ A8 Z# I  H) X0 r* ~
! ~% T. N$ g% Q22:01:37 (cdslmd) Cierto_signal_proc_wrksys_2000 Clock_Tree_Generation Cobra_Simulator
8 H7 ~5 H6 H& l7 M+ L
! y" a" ?! r4 T) F22:01:37 (cdslmd) ComposerCheckPlus_AdvRules ComposerCheckPlus_Checker ComposerCheckPlus_RuleDev

22:01:37 (cdslmd) Composer_EDIF300_Connectivity Composer_EDIF300_Schematic Composer_Spectre_Sim_Solution
3 M, P4 S7 w8 t& d$ a1 A, Z$ k% Q
22:01:37 (cdslmd) ConcICe_Option        Concept-HDL        ConceptHDL        

1 U; J, _+ p* m+ ~, A% A22:01:37 (cdslmd) Concept_HDL_expert Concept_HDL_rules_checker Concept_HDL_studio

+ s0 W5 p7 |9 w' ~9 h22:01:37 (cdslmd) Corners_Analysis DICRETE_LIB        DISCRETE_LIB        
! J7 V! X3 r  C
22:01:37 (cdslmd) DPbase                DPbaseCell        DPbaseGarray        

22:01:37 (cdslmd) DPcctIcCraft        DPcdsBE                DPcdsC3               
% v0 v1 y) T7 k, F9 }: m; ^
4 t. U; d- C% k, u& ?22:01:37 (cdslmd) DPcdsCE                DPcdsGE                DPcdsPar        
" y1 F7 m1 [/ A+ Q& Z
2 a. r8 D% {7 i5 p3 b7 t22:01:37 (cdslmd) DPcongest        DPdelayCalc        DPecoIpo        

- l. o! j* |7 \4 O22:01:37 (cdslmd) DPextractRC        DPfasnet        DPgotc               

22:01:37 (cdslmd) DPhyperPlaceCell DPhyperPlaceGarray DPparasitic        

22:01:37 (cdslmd) DPpearlLocked        DPqplaceAB        DPqplaceGA        

) Q$ s% A" K& ]22:01:37 (cdslmd) DPqplaceLocked        DPrcExtract        DPsdfConvPR        
9 ?* K7 Z/ @' k
22:01:37 (cdslmd) DPsynopsys        DPunivInterface DPwplaceLocked        

22:01:37 (cdslmd) DRAC2CORE        DRAC2DRC        DRAC2LVS        

/ s- X% |6 G, }2 C) v- d22:01:37 (cdslmd) DRAC3CORE        DRAC3DRC        DRAC3LVS        

22:01:37 (cdslmd) DRACACCESS        DRACDIST        DRACERC               
& U! @! D$ n8 D; [. K; O  y
22:01:37 (cdslmd) DRACLPE                DRACLVS                DRACPG_E        
& m, Z! d/ ~- Y0 g  K9 M/ F
22:01:37 (cdslmd) DRACPLOT        DRACPRE                DRACSLAVE        
) B  f/ u8 s1 [; X6 L
22:01:37 (cdslmd) Datapath_Preview_Option Datapath_VHDL        Datapath_Verilog

' y( s. @" M+ ?" T( j1 \5 O22:01:37 (cdslmd) Device_Level_Placer Device_Level_Router Distributed_Dracula_Option
) x; w( K5 N: ?2 ]" N' b7 l, ?) W, `
' a# n: F  X! b$ w" R( \# v22:01:37 (cdslmd) EBD_edit        EBD_floorplan        EBD_power        

22:01:37 (cdslmd) EDIF_Netlist_Interface EDIF_Schematic_Interface EMCdisplay        
# S: u6 }3 l- h9 E) f) }9 Q: d
1 h. K6 w2 u. s8 O2 C" P0 b22:01:37 (cdslmd) EMControl        EMControl_Float EditBase_ALL        

# Q: X6 M; V; u" E22:01:37 (cdslmd) EditFST_ALL        Envisia_DP_SI_design_planner Envisia_Datapath_option
; f5 |1 w" n% {% T2 _+ k
22:01:37 (cdslmd) Envisia_GE_ultra_place_route Envisia_LowPower_option Envisia_PKS        
/ p  H/ X( g, z, \' h
22:01:37 (cdslmd) Envisia_SE_SI_place_route Envisia_SE_ultra_place_route Envisia_Utility
* e7 \2 C+ n# T
22:01:37 (cdslmd) Envisia_synthesis_with_PKS Extended_Digital_Body_Lib Extended_Digital_Lib
2 _& j) c8 i& c) P
22:01:37 (cdslmd) Extended_Verilog_Lib FPGA_Flows        FPGA_Tools        

. I; U! v  ^8 C0 {/ T22:01:37 (cdslmd) FUNCTION_LIB        Framework        GATEENSEMBLE        

22:01:37 (cdslmd) GATEENSEMBLE_ARO GATEENSEMBLE_CROSSTALK GATEENSEMBLE_CTS

22:01:37 (cdslmd) GATEENSEMBLE_CTS_LE GATEENSEMBLE_CTS_UL GATEENSEMBLE_ECL
, w1 r+ u; n$ p/ m
" C# O% u" F+ n5 a( O* Z  ?, i( ]* z22:01:37 (cdslmd) GATEENSEMBLE_LOWEND GATEENSEMBLE_OPENDEV GATEENSEMBLE_OPENEXE

8 c, H, b6 N$ {. U1 \( }22:01:37 (cdslmd) GATEENSEMBLE_PA GATEENSEMBLE_PR_LE GATEENSEMBLE_PR_UL
+ d8 p3 r2 x$ w' R* {2 ?& s
22:01:37 (cdslmd) GATEENSEMBLE_QPLACE_TIMING GATEENSEMBLE_SCAN GATEENSEMBLE_TIMING
# u1 Z/ \. a  x9 ?3 Q7 J/ A2 |9 b
22:01:37 (cdslmd) GATEENSEMBLE_TIMING_LE GATEENSEMBLE_TIMING_UL GATEENSEMBLE_UNLIMITED
/ }* f: k, z: @% q
/ [0 j- W& E: [- f7 M22:01:37 (cdslmd) GATEENSEMBLE_WIDEWIRE Gate_Ensemble_DSM HDL-DESKTOP        
) |2 G" }" ^# X* U5 C- ?( L
: R- d8 A: E: d2 ^7 A! h, b, ~22:01:37 (cdslmd) HLDSbase        HLDSbaseC        HLDexportDPUX        

$ k# O9 G5 C; i, a' f8 r7 v; a) R: Q22:01:37 (cdslmd) HLDimportDPUX        IDF_Bi_Directional_Interface IPlaceBase_ALL        

22:01:37 (cdslmd) Intrica_powerplane_builder LAS_Cell_Optimization LDPbaseCell        

22:01:37 (cdslmd) LDPbaseGarray        LDPclock        LDPhyperPlaceCell

7 ~' X9 e% ]8 H6 U) v22:01:37 (cdslmd) LDPhyperPlaceGarray LEAFPROG-SYS        LEAPFROG-BV        
" M3 E9 W6 Q' F% C  r9 x5 s0 x4 Y
9 r& D/ C7 Q2 q- k/ W! r% M% [22:01:37 (cdslmd) LEAPFROG-C        LEAPFROG-CV        LEAPFROG-SLAVE        
+ N- c0 O  e' y; F. n
; t4 \. @: E! s: ^* C* E9 k22:01:37 (cdslmd) LEAPFROG-SV        LEAPFROG-SYS        LEAPFROG-VC        

- j" ~0 S: W' z" ?! t7 Z% }22:01:37 (cdslmd) LID10                LID11                LINAR_LIB        

. I/ ~, b/ V2 P0 M6 p* ?2 ?0 ~& `22:01:37 (cdslmd) LINEAR-LIB        LINEAR_LIB        LSE               

22:01:37 (cdslmd) Layout                LayoutEE        LayoutEngEd        

4 G- C% S3 y0 N( ~2 W) x! O22:01:37 (cdslmd) LayoutPlus        MAG_LIB                MIXAD_LIB        
$ Y( d; Z( |9 Y
22:01:37 (cdslmd) MTI_option_Attsim Model_Check_Analysis NC_VHDL_Simulator
+ {& `0 g0 \$ F
22:01:37 (cdslmd) NC_Verilog_Data_Prep_Compiler NC_Verilog_Simulator Nihongoconcept        

# H* Q5 {; A5 K+ g% b% m0 a/ ^22:01:37 (cdslmd) OASIS_Simulation_Interface OpenModeler        OpenModeler_SFI
' q9 L2 D7 t7 U( s+ w/ ]
- r; o* P3 j3 O22:01:37 (cdslmd) OpenModeler_SWIFT OpenSim                OpenWaves        
# O3 q' [% C2 d  q) z' ]# v
. h! {/ g7 }5 r9 ^7 c- w& i22:01:37 (cdslmd) Optimizer        OrCAD_Capture_CIS_option OrCAD_EE_Designer_Plus
/ ^* h8 Y, g* R8 C* R1 m
22:01:37 (cdslmd) OrCAD_PCB_Designer OrCAD_PCB_Designer_Basics OrCAD_PCB_Designer_PSpice

22:01:37 (cdslmd) OrCAD_PCB_Editor OrCAD_PCB_Editor_Basics OrCAD_PCB_Router

22:01:37 (cdslmd) OrCAD_Signal_Explorer OrCAD_Unison_EE OrCAD_Unison_PCB

  v# l( J3 w7 W8 N! S) q. Q: ^( A22:01:37 (cdslmd) OrCAD_Unison_Ultra PCB_Design_studio PCB_design_expert

22:01:37 (cdslmd) PCB_designer        PCB_librarian_expert PCB_studio_variants

7 H6 j) M+ T/ C( q22:01:37 (cdslmd) PE_Librarian        PICDesigner        PIC_Utilities        
! d) w$ S( Q% C" u6 Q  _* a
1 n4 _1 h2 N, N) @1 a6 t2 E( _6 B22:01:37 (cdslmd) PLD                PPR-HPPA        PPRoute_ALL        

7 X" H: e# a# |. o6 v22:01:37 (cdslmd) PSpice                PSpiceAA        PSpiceAAOptimizer
9 k- o; F  D% z7 ~* p& e
( b2 X$ m3 ^% N22:01:37 (cdslmd) PSpiceAAStudio        PSpiceAD        PSpiceBasics        

2 c/ z. c1 F. X7 E1 E* v22:01:37 (cdslmd) PSpiceOPTIOpt        PSpiceOptimizer PSpicePerfOpt        
3 Q) S5 A5 {* l3 d- Q
' [) c8 a' C, j( B" x3 M# b% r; s22:01:37 (cdslmd) PSpiceSLPSOpt        PSpiceSmokeOpt        PSpiceStudio        

. v. P& a- V9 s22:01:37 (cdslmd) PSpice_SLPS        PWM_LIB                Pearl               
3 T" l0 b& D1 c; s  ]! C
6 q; c- ^# o" g) W# H/ |. F, N! _22:01:37 (cdslmd) Pearl_Cell        PlaceBase_ALL        Placement_Based_Optimization

; F, H. @4 e3 A22:01:37 (cdslmd) Placement_Based_Synthesis PowerIntegrity        Prevail_Board_Designer
3 K2 ?4 j/ U" Z2 P5 U2 C
22:01:37 (cdslmd) Prevail_Correct_By_Design Prevail_Designer Preview_Synopsys_Interface

" f7 w; x, g+ _% U5 [22:01:37 (cdslmd) PspiceADBasics        QPlace                Quickturn_Model_Manager
2 r) u* ~- |2 |7 i3 p
, ?/ ]2 \0 S- A8 r5 T22:01:37 (cdslmd) RB_6SUPUC_ALL        RapidPART        RouteADV_ALL        
/ L+ I# d. ^5 r1 Y  a
22:01:37 (cdslmd) RouteBase        RouteBase_ALL        RouteDFM_ALL        

- P1 `( x; D2 a' T0 ]22:01:37 (cdslmd) RouteFST_ALL        RouteHYB_ALL        RouteMVIA_ALL        

/ p  k  M0 e. P# E9 Z0 k- T22:01:37 (cdslmd) SDT_MODEL_MANAGER SPECCTRAQuest        SPECCTRAQuest_EE
9 i( b3 ^, y" H, r8 s
22:01:37 (cdslmd) SPECCTRAQuest_EE_SI SPECCTRAQuest_Planner SPECCTRAQuest_SI_expert
: b/ x3 w. x& }- B5 X+ V: d- }
22:01:37 (cdslmd) SPECCTRAQuest_signal_expert SPECCTRAQuest_signal_explorer SPECCTRA_256U        

22:01:37 (cdslmd) SPECCTRA_6U        SPECCTRA_ADV        SPECCTRA_APD        

: @! P3 U& q& [  _6 b; L22:01:37 (cdslmd) SPECCTRA_DFM        SPECCTRA_HP        SPECCTRA_PCB        

2 {4 I/ i$ \1 K3 L  ?4 a22:01:37 (cdslmd) SPECCTRA_QE        SPECCTRA_Unison_PCB SPECCTRA_Unison_Ultra

22:01:37 (cdslmd) SPECCTRA_VT        SPECCTRA_autoroute SPECCTRA_expert
, r0 p' `9 u: n6 M# s& X
22:01:37 (cdslmd) SPECCTRA_expert_system SPECCTRA_performance SPW_BDE               

22:01:37 (cdslmd) SPW_BER_Sim        SPW_BVHDL_CDMA_LIB SPW_BVHDL_COMM_FXP

22:01:37 (cdslmd) SPW_CGS_ANY        SPW_CGS_C30        SPW_CGS_C40        
% u" n0 E2 k6 Z5 R* y1 Q( H
22:01:37 (cdslmd) SPW_CGS_DSP32C        SPW_CGS_M96002        SPW_CGS_PKB        

# o- I4 r$ P+ H" W+ D; c22:01:37 (cdslmd) SPW_CGS_STANDARD_C SPW_COSIM_LEAPFROG SPW_COSIM_VERILOG_XL

. j  i- @. _8 I/ k2 H- U" O22:01:37 (cdslmd) SPW_COSIM_VSS        SPW_DATA_MANAGEMENT SPW_ENV_MAT        

22:01:37 (cdslmd) SPW_FDS                SPW_FMG                SPW_FSM               
. b& W$ q2 z4 A' ~% ^
22:01:37 (cdslmd) SPW_HDS_VHDL_LINK SPW_HLS                SPW_LIB_CDMA_LIB

. D- [8 {, o+ Y: o9 G" H" I+ v22:01:37 (cdslmd) SPW_LIB_COMM_FXP SPW_LIB_COMM_LIB SPW_LIB_DSP1600
2 L! w, h! @4 _2 [
22:01:37 (cdslmd) SPW_LIB_DSP563S SPW_LIB_DSP566S SPW_LIB_DSP568S

( {% C( W" w# _' B" G6 r( v22:01:37 (cdslmd) SPW_LIB_DSPGROUP SPW_LIB_GSM_LIB SPW_LIB_HDS_ARC

8 n8 c6 I1 t# ]4 f0 n( T! C2 D8 d22:01:37 (cdslmd) SPW_LIB_HDS_ISL SPW_LIB_HDS_LIB SPW_LIB_HDS_MAIN

22:01:37 (cdslmd) SPW_LIB_HDS_MICRO SPW_LIB_IS136LIB SPW_LIB_IS95LIB
+ m, @3 O0 i# x6 ]. z) i
22:01:37 (cdslmd) SPW_LIB_ISL        SPW_LIB_M5630X        SPW_LIB_MATLAB        
* y1 H  D3 J  H" h' H' u
- d. k5 ^% v2 M3 x. v22:01:37 (cdslmd) SPW_LIB_MDK        SPW_LIB_RADAR        SPW_LIB_RF_LIB        

5 G: ^' y) [1 v, h. ]; K; A22:01:37 (cdslmd) SPW_LIB_SGSTHOMSON SPW_LIB_TIC54X        SPW_LIB_TIC5X        
$ B+ w4 v* S# }; L& `8 f
# k0 o& ?6 r7 n' y: q% z* N( [: w22:01:37 (cdslmd) SPW_LIB_VFL        SPW_LINK_VERILOG SPW_LINK_VHDL        
0 f) x* }) {+ j5 v3 B
* G' y1 l( G% E% J0 y$ A22:01:37 (cdslmd) SPW_LINK_VHDL_BEH SPW_LSF_Link        SPW_MODEL_MANAGER
4 T( W: _0 I. M' m% s* M
0 S4 F# r2 H% J( G5 s' l! W22:01:37 (cdslmd) SPW_MPX                SPW_SIGCALC        SPW_SIM               
6 @; f8 @/ ^5 t' m0 H
22:01:37 (cdslmd) SPW_SIM_UI        SPW_Smart_Antenna_Library SQ_Digital_Logic_SI_Lib
1 A- [- X+ w' P: J/ }/ ]1 q4 q
22:01:37 (cdslmd) SQ_FPGA_SI_Lib        SQ_Memory_SI_Lib SQ_Microprocessor_SI_Lib

0 [, n1 v$ r0 T9 R22:01:37 (cdslmd) SQ_ModelIntegrity SWIFT                Schematic_Generator
' r+ ]% I5 s" H0 _% e
! A$ _' u/ a1 T: m5 l22:01:37 (cdslmd) SiP_Digital_Architect_GXL SiP_Digital_Architect_GXL_II SiP_Digital_Architect_XL

22:01:37 (cdslmd) SiP_Digital_Layout_GXL SiP_Digital_SI_XL SiP_Digital_SI_XL_II
) Z& \, Y1 Y9 [9 ?+ ~2 \" I) c
3 L# U* ?$ E( E/ D* X22:01:37 (cdslmd) SiP_RF_Architect SiP_RF_Architect_XL SiP_RF_Layout_GXL
/ i. z9 G( M6 w9 Y! d
) d' J( E1 x( M" [22:01:37 (cdslmd) SiP_RF_Layout_GXL_II SigNoise        SigNoiseCS        

22:01:37 (cdslmd) SigNoiseEngineer SigNoiseExpert        SigNoiseStdDigLib
. s% }; i+ O7 Q
22:01:37 (cdslmd) SigNoise_Float        SiliconQuest        Silicon_Ensemble
; z4 q/ K0 T+ R/ ^
22:01:37 (cdslmd) Silicon_Ensemble_CTS Silicon_Ensemble_DSM Silicon_Ensemble_DSM_Crosstalk
* {4 r/ e( y- ~. ^+ X
5 [! M8 f" m' ~4 w2 L, |22:01:37 (cdslmd) Silicon_Ensemble_OpenDev Silicon_Ensemble_OpenExe Silicon_Synthesis_QPBS

22:01:37 (cdslmd) SimVision        SpectreBasic        SpectreRF        

  b& {' V* q# r4 r) E% {22:01:37 (cdslmd) Spectre_BTAHVMOS_Models Spectre_BTASOI_Models Spectre_NorTel_Models

; A# u8 N% U: _/ h) J22:01:37 (cdslmd) Spectre_ST_Models Substrate_Coupling_Analysis Synlink_Interface
8 c+ e, w1 w; _4 Q& w
3 J0 J3 W- G- R1 I- c5 b22:01:37 (cdslmd) TOPOLOGY_EDITOR Trans_level_option_Attsim UET               

22:01:37 (cdslmd) UNISON_SPECCTRA_6U Unison_SPECCTRA_4U Universal_Smartpath

22:01:37 (cdslmd) VB_6SUPUC_ALL        VCC_Editors        VCC_SW_Estimator

22:01:37 (cdslmd) VCC_Simulators        VCC_links_to_implementation VERILOG-SLAVE        

8 e/ b! B1 Z5 F6 e$ u22:01:37 (cdslmd) VERILOG-XL        VERITIME        VERLOG-SLAVE        
" y: v3 N7 N; i6 E
22:01:37 (cdslmd) VHDLLink        VITAL-XL        VXL-ALPHA        

22:01:37 (cdslmd) VXL-LMC-HW-IF        VXL-SWITCH-RC        VXL-TURBO        
. m  C# |3 U$ y( k$ R* \
( b' n- w/ {6 n) q/ `+ I/ Q22:01:37 (cdslmd) VXL-VCW                VXL-VET                VXL-VLS               
0 w4 t& A, v' j% `% E4 O
$ j! G% O! ?- `" }5 ?; p) m# O22:01:37 (cdslmd) VXL-VRA                Vampire_HDRC        Vampire_HLVS        
! A$ c+ A3 Y/ T1 p
22:01:37 (cdslmd) Vampire_MP        Vampire_RCX        Vampire_UI        
  O; m2 p  t, \4 n# B' B
22:01:37 (cdslmd) Verif_Ckpit_Analysis_Env Verif_Ckpit_Runtime_Env ViewBase        
# i5 s# ^, V6 `) N  u* k
22:01:37 (cdslmd) ViewBase_ALL        Virtuoso_Core_Characterizer Virtuoso_Core_Optimizer

' F" u. T6 W6 j9 l1 }- p, C22:01:37 (cdslmd) Virtuoso_Schem_Option Virtuoso_SiI        Virtuoso_Turbo        
2 p4 s( u" Y- k8 a" f7 v* q
22:01:37 (cdslmd) Virtuoso_XL        Virtuoso_custom_placer Virtuoso_custom_router
& Q/ Y- N# u  M% p8 O
22:01:37 (cdslmd) XBLOX-HPPA        XDE-HPPA        _21900               

22:01:37 (cdslmd) a2dxf                actomd                adv_package_designer
2 C- W* J0 z) N* b
22:01:37 (cdslmd) adv_package_designer_expert adv_package_engineer_expert allegro_dfa        

22:01:37 (cdslmd) allegro_dfa_att allegro_non_partner allegroprance        

22:01:37 (cdslmd) apd1                archiver        arouter               

22:01:37 (cdslmd) caeviews        cals_out        cbds_in               
- M. i! N/ c! i
22:01:37 (cdslmd) cdxe_in                comp                concept               

9 \$ ^/ c0 m9 c1 {2 y5 P! C22:01:37 (cdslmd) conceptXPC        coverscan-analysis coverscan-recorder

22:01:37 (cdslmd) cpe                cpte                crefer               
: K% ]3 \5 F7 V# {$ ?$ ?; ?  A
22:01:37 (cdslmd) cvtomd                debug                dfsverifault        

9 D: x  F9 M  u1 n: R  U5 \22:01:37 (cdslmd) dracula_in        dxf2a                e2v               
2 a6 J8 d! w* n9 Y, T
22:01:37 (cdslmd) eCapture        edif-HPPA        edif2ged        
% x: t7 s# o' }
. u( c' j7 Y. [) q: {22:01:37 (cdslmd) expgen                fcengine        fcheck               
2 t3 T" I: E" w/ X$ G1 \5 P2 k
22:01:37 (cdslmd) fethman                fetsetup        gbom               

22:01:37 (cdslmd) ged2edif        gilbert                glib               
  w+ B' o3 c0 x. S
# b* U& O/ }& @/ v+ R22:01:37 (cdslmd) gloss                gphysdly        gscald               

22:01:37 (cdslmd) gspares                hp3070                hyperExtract        
; Z5 v* E- t* ]- q8 h5 A
7 ?" f0 M2 F. m& E* ^22:01:37 (cdslmd) hyperRules        iges_electrical intrgloss        

5 W, @, g0 k' g3 p8 y22:01:37 (cdslmd) intrroute        intrsignoise        ipc_in               

22:01:37 (cdslmd) ipc_out                libcompile        lwb               

% u6 n. H& d; o, w6 U22:01:37 (cdslmd) mdin                mdout                mdtoac               

22:01:37 (cdslmd) mdtocv                multiwire        odan               
; ~1 `: e, F1 P% D! N* w- u/ o
8 ]4 h3 U+ O; K  N22:01:37 (cdslmd) packager        partner                pcb_cursor        
2 h4 z* i3 X( S4 u4 ]6 w
22:01:37 (cdslmd) pcb_editor        pcb_engineer        pcb_interactive

" h6 [  Y2 ^+ w; y0 i) n22:01:37 (cdslmd) pcb_prep        pcb_review        pcomp               
7 h# L+ ~3 Z  J/ F' w
22:01:37 (cdslmd) pillar.abstract pillar.areaPdp        pillar.areaPlanner

! J: Z" f3 x7 H4 O  w3 b22:01:37 (cdslmd) pillar.cdsIn        pillar.cdsOut        pillar.cellPdp        
  h# l! m0 U; F+ F: x( ?! \5 X
22:01:37 (cdslmd) pillar.cellPlanner pillar.db        pillar.dbdev        

22:01:37 (cdslmd) pillar.dbperl        pillar.defIn        pillar.defOut        

/ q' C& r8 u/ M; U$ k22:01:37 (cdslmd) pillar.dpdev        pillar.dpuxIn        pillar.dpuxOut        
% O& n2 X5 H. r; x/ Y/ I
. i& J) l" t  n+ _22:01:37 (cdslmd) pillar.edifIn        pillar.edifOut        pillar.gatePdp        

/ j- j3 k/ |+ j8 }, J8 ^22:01:37 (cdslmd) pillar.gatePlanner pillar.gdsIn        pillar.gdsOut        
, j, d: v3 @9 U& i$ r+ i
22:01:37 (cdslmd) pillar.ge        pillar.gui        pillar.ldexpand

22:01:37 (cdslmd) pillar.lefIn        pillar.lefOut        pillar.pdp        
8 s6 \- B& @" ]7 G
22:01:37 (cdslmd) pillar.verIn        pillar.verOut        pillar.vhdlIn        

3 W! R4 n& f+ x# s" C22:01:37 (cdslmd) pillar.vhdlOut        pillar.vre        pillar.xl        

0 t" Z% Z2 W+ D. T! c# W22:01:37 (cdslmd) pillar.xlcm        pillar.xldev        placement        

22:01:37 (cdslmd) plotVersa        ptc_in                ptc_out               

9 w1 p2 X6 [" J22:01:37 (cdslmd) quanticout        rapidsim        realchiplm        
' F- Z# R, e9 s$ z& M
' a4 }+ d( J) R$ u22:01:37 (cdslmd) redifnet        rt                sdrc_in               

22:01:37 (cdslmd) sdrc_out        shapefill        sigxp               

22:01:37 (cdslmd) skillDev        sqpkg                stream_in        

2 h' v) ~9 I7 R7 B9 f22:01:37 (cdslmd) stream_out        swap                sx               
9 e$ {; j) @0 E
/ T; l8 U) n8 Q22:01:37 (cdslmd) synSmartIF        synSmartLib        synTiOpt        
% k) J% e: j. T$ [4 x5 v3 ]: I
' E, Y8 T2 L( D22:01:37 (cdslmd) tsTSynVHDL        tsTSynVLOG        tsTestGen        

1 z( N1 l" c: w0 W0 |% O22:01:37 (cdslmd) tsTestIntf        tscr.ex                tune               
0 u$ p2 {: S% M. S: k" U
2 r6 h/ \& T4 ?& o! B22:01:37 (cdslmd) tw01                tw02                v2e               
8 M/ V$ ^, ~0 n& |
: O5 B; M; Y* y3 L2 Z- ]22:01:37 (cdslmd) verfault        verifault        vgen               

22:01:37 (cdslmd) viable                visula_in        vloglink        
5 m7 E1 N1 X% g# ^7 b, l
% r' ~# w$ A2 w22:01:37 (cdslmd) wedifsch        xilCds                xilComposerFE        

2 w' o2 E( {: Q+ v1 d+ `22:01:37 (cdslmd) xilConceptFE        xilEdif                OrCAD_FPGA_System_Planner

22:01:37 (cdslmd) Allegro_FPGA_System_Planner_L Allegro_FPGA_System_Planner_XL Allegro_FPGA_System_Plan_GXL

22:01:37 (cdslmd) Allegro_FPGA_System_2FPGA Allegro_Design_Publisher

. @! ^) N' @4 x% f( R22:01:37 (cdslmd)

22:01:37 (cdslmd) All FEATURE lines for cdslmd behave like INCREMENT lines
+ I- c1 P/ c0 H! h
22:01:37 (cdslmd)

0 G0 r; i+ ?& H- H9 j22:01:37 (cdslmd) EXTERNAL FILTERS are OFF
) Z6 g4 L9 y8 c5 I
3 O9 Y, ]9 b- g% q$ t22:01:37 (cdslmd) CANNOT OPEN options file ".exe"
. u6 Y: h* k' O+ z  H7 n
22:01:37 (lmgrd) cdslmd using TCP-port 1228
- Q- X7 v1 k* n0 E
6 Z3 {; F. L2 x3 `, t# q22:01:42 (cdslmd) TCP_NODELAY NOT enabled

  D8 q5 q; c) ~0 h" \: \22:01:43 (cdslmd) OUT: "100" Administrator@3C68B4367E914FC  

2 N/ G' \* A5 _( F& I& w: D22:01:43 (cdslmd) IN: "100" Administrator@3C68B4367E914FC

zly8629481

rx_78gp02a 发表于 2011-5-29 04:18
把cdsMsgServer.exe和cdsNameServer.exe进程结束掉再破解，找不到dll是环境变量问题，请确认你的path环境变 ...

不成功啊！
症状：打开pcb editor直接应用程序无响应，打开orcad提示无法定位程序输入点于xxx动态链接库xxx.dll上。
系统：win7 32位
破解时已经结束cdsMsgServer.exe和cdsNameServer.exe进程；path环境变量将cadence相关的放在了最前面；lic文件、环境变量里将hostname也都改为了我的计算机名。
疑点：
; Y, w6 l* H# h+ P1、运行ToolsPubkey.bat时有爆can not open...神马原因？？
0 n+ V* }* o! H+ }7 o4 v
2、使用License Server Configuration Utility指定新生成的license.lic并启动服务时，提示：
0 i7 X8 G. |" R6 L6 F# A) GUnable to restart Cadence License Server with the new license file 'f:\Cadence\LicenseManager\license.dat'.'
- w# A) g1 F: Y2 u0 G5 t  Please check the license log file 'f:\Cadence\LicenseManager\debug.log' for details.
如图：

0 s0 D1 W3 N) N2 y8 |
+ e- V' v2 t# i

/ e# \" P# y- r+ b4 g9 \5 S5 Yf:\Cadence\LicenseManager\debug.log这个文件内容太多就不传了
: s- }) A0 d# s  k. i
+ ^* C# ~  ?; n- r( A' P( }! v$ z
9 r1 n5 [: C6 d! O4 u/ |各位大牛分析下为啥啊！！！
" Q0 n2 L' m0 g9 {# h

MentorUser

Installation Guide ..

MentorUser

Cadence_SPB165_Installation Guide 安装说明.pdf (1.1 MB, 下载次数: 219)

2011-6-1 02:49 上传

点击文件名下载附件
下载积分: 威望 -5

rx_78gp02a

7 b: p' v% }# z
回复 zly8629481 的帖子

0 ?6 a7 s$ u" [* T最后那个错误提示是说pubkey不是对自己进行修改，这个是正常的。照您说的我还真不知道问题原因，找不到dll是关键，pcbeditor死在那就等等看，有时候license check out会很慢
' J9 Q' N! q4 ?

dzkcool

你的License Server服务没启动成功。

dirkyu

楼主我终于搞定了，想尽了办法最后还是重装系统搞定的

penny190

按照版上的破解方式，也破解OK了，樓主要努力試試

sxc1190

我也想装，现在还没开始装呢，不过想问下，是不是必须要在光驱里安装，如果考到硬盘里是否可以安装呢？

mengshang

按照楼主的解释，一步一步来，不会错的

hysman

我的装好后，License Server服务不能成功启动，运行一下Cadence\License Manager\License Server Configuration Utility生成license.dat文件后就没有问题了。