以太网接口问题求助

zlpkcnm

liuxiang5119 发表于 2015-9-25 08:55
按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
第二种上边都是高速的收发线   引线必 ...

/ T0 e4 L3 p, ^$ Q( y& Q- X差分高速信号走内层，EMC很好控制；如果走表层好像有问题
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  E, c5 n' |2 H5 ?$ Y& q+ [6 m我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。

liuxiang5119

zlpkcnm 发表于 2015-9-25 09:34
差分高速信号走内层，EMC很好控制；如果走表层好像有问题

+ w$ ?$ H8 W+ t" K0 U理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉），
但是现在好多事说第2种好点，这样网口变压器离PHY芯片近点。但是接插件引出线大概在20根左右 （加地线），接插件压力好大感觉

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liuxiang5119

liuxiang5119 发表于 2015-9-25 13:31
  {1 h/ Y2 z' ?+ }# g( P  z理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件 ...

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zlpkcnm

liuxiang5119 发表于 2015-9-25 13:32

1 b+ _7 a/ m% |7 V$ ~单从网络的布局看，那么肯定是第二种好~~~但是从整个设备或者系统的话就需要去衡量了~~~

首先如果楼主选择第一种方案，那么楼主需要考虑到网络的性能，要尽量缩短PHY与网络变压器的距离，以及所使用的连接器，线缆是否满足要求。
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' |; R- j9 ?4 y# [7 m另外对于内存影响，那就尽量避开吧。可以采用屏蔽手段什么的。
8 ~5 m+ K/ |6 Q" _4 y
( a# Q2 C2 g" M* d) L/ O) G- ~整个系统还是需要楼主好好做一个方案评估，以及EMC评估。EMC如果过不来那是致命伤~>_<!!!

myeda_365

总的感觉，RMII或者MII线长点比PHY到变压器的模拟线长好点。楼上各位高手已经分析得差不多啊，学习。

xd365

没这样弄过

IterSu

        第二种方法好。第一种方案，UDP不能走长线，一般都要求不超过2cm！而第二种方案的MII走线就可以较长。

raytingg

ATERHOS的嗎?我沒記錯，這一個EMI很強，建議選一，LOM的MDI DIFF應該沒哪麼差，我記得INTEL LOM的MDI 長度，好像也不短，INTEL BROADCOM 有建議，CHIPSET遠離TR，你可參考看看。