求助，8片DDR3可以正反贴布局吗？

leese2002

大家好！DDR3 指导书要求FANOUT分支要短，如果正反贴，FANOUT分支就超出200mil以上了。DDR3是96PIN的，0.8mm间距，
2 U; R1 M* r+ _要布局单面的话，占板面空间太大了，这种情况大家是怎么处理的。
如有实例PCB请分享下咯，非常感谢{:soso_e163:}
# r$ l1 V  f: V3 y/ D4 S* c0 b4 D' i看帖的每人一个粽子{:soso_e177:}，{:soso_e100:}  
* [( [$ x& Q% B
* {5 E) e, W9 }8 W0 N3 C- S

jimmy

DDR3我们通常采用fly-by的拓扑结构，采用正反贴错开布局


* b  O( N/ _7 J
" b6 J2 K/ y/ E4 V3 p- F2 n, I
8 P& W0 R1 P  K6 {8 {

& G% K) y! x* {9 K- O0 K2 I1 O最近我们也在做16片DDR3的板

hyz12888

太厉害了{:soso_e179:}

wpc4208211

顶，又学到了。{:soso_e113:}

simeail

厉害啊

jiaoweiyong

{:soso_e179:}

leese2002

{:soso_e178:} {:soso_e179:}{:soso_e163:}
16个DDR3，地址线要很长吧，控制在多少范围呀
% q* q8 ]% l0 H! i4 @

jimmy

leese2002 发表于 2013-6-13 01:14
% M" s: C& B5 y$ p16个DDR3，地址线要很长吧，控制在多少范围呀

% X  B% @: q0 i+ @5 a- ZCPU到第一片的长度<2500
第二片到第三片的长度<650
依次类推

pmp_mcu

DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动测试 DQS 与 clk 是否同步，如果不同步，会自动延时DQS. 地址线与CLK 等长。

leese2002

jimmy 发表于 2013-6-13 09:26
0 K& W9 x5 ]9 d1 J( v- D, aCPU到第一片的长度

{:soso_e178:} 谢谢
16个DDR3，靠边上的DDR3远离CPU,这样数据线长度能要控制在多少合适

leese2002

pmp_mcu 发表于 2013-6-13 09:33
! d, K; p5 ~! E0 HDDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动 ...

{:soso_e178:} {:soso_e163:} 谢谢

过去那些年

2楼太牛啦

qrqkpb

学习了

monica9803

学习

deng078

搞了快两年的平板了也没有机会自己弄一板DDR来跑一下，唉，啥时候才有机会自己的搞一板DDR的板子。每次都用公板，不管公板有多烂都不能自己弄DDR部分。