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大侠们,帮帮忙,指点一下迷津,多谢了!

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发表于 2011-2-23 15:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
# t1 q1 X$ L; i6 G9 m0 Y: F
      问题是这样的:在导入netlist 到 Allegro中,有一个IC在Placement-->Placement list中有,并且能preview,可就是不能放置在PCB板上,command 窗口显示:Pin numbers do not match between symbol and component. Run dev_check on device file for more information
& A3 x6 j. n* [# `% h 2 u0 n. H' h8 _% Y1 y* K0 z" Y8 @
当将此IC原理图库修改,并与这IC的footprint一致,重新生成netlist 并导入在allegro 中,还是出现同样的问题!
8 z3 V+ j. q( I" ?1 G8 _0 A$ R2 w3 Q2 s9 O2 L4 ?' D% z
在update 此IC 显示为:SFF2X10'  symbol starting to refresh:  ?# v+ R9 F8 t; i

8 x# \  X0 u4 P0 b# U) A* e! O( Z     ERROR(SPMHNI-270): 2 pins found in the symbol in the layout, but missing from library symbol. They are:
0 I/ f5 A7 W5 }. M' e+ _4 ]            28,274 Q* t( I, r  H  }8 _3 w9 |
     ERROR(SPMHNI-271): 2 pins found in library symbol, but missing from the symbol in the layout. They are:
* Z/ d: z. n; E* t            21,22
3 g. F! O$ r, g; {   事实修改 后,上原理图为26引脚,footprint 也是26引脚,怎么才能解决这问题呢?) K- a3 D* \- X+ K

8 q, m. s- P( c; l0 U* j5 ]4 x  被这问题困扰了两天了,都快崩溃了!) H2 Z0 d" }( f. ]

9 G; `0 W+ \. v. I2 r# |求教各位仁兄,在此多谢了!, [: h; b: G" T; |7 I7 P
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发表于 2015-7-21 17:57 | 只看该作者
我也遇到了这样的问题,楼主具体是怎么解决的?我所有的PCB封装都是放一个路径里面的,别的都没有问题啊。。。还有我的引脚数原理图中跟PCB库中是一样的

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发表于 2011-2-23 17:29 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-23 17:30 | 只看该作者
怎么回事,莫名奇妙的扣了2个积分,无语!

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发表于 2011-2-23 18:51 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-23 18:51 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-24 09:20 | 只看该作者
:o上面的帖子很无敌

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发表于 2011-2-24 10:46 | 只看该作者
这明显就是原理图的引脚和PCB封装中的引脚对不上的原因,是不是你做PCB封装时,你的PIN管角数,加的有问题!

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发表于 2011-2-24 13:33 | 只看该作者
通过你的描述,你器件的管脚数是26吧,那么很明显是你原理图库中的管脚多了2个(27和28)。用part developer打开该器件的原理图库(如图),点击pins--->gloable delete,选中27和28,点击确定将这两个管脚删除。最后更新下原理图中的该元件,导出netlist。+ j5 [! Z* Y% j# @3 n$ C
这是我的理解。

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发表于 2011-2-24 13:35 | 只看该作者
不好意思,忘了贴图。0 r, V; |' w; V( R& S

# V& H6 a$ [( S( t! W* K6 t
' a& g) ?$ Y8 W+ E7 W3 r; b

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发表于 2011-2-24 13:50 | 只看该作者
修改完了之后重新生成footprint需要的三个文件,并覆盖原始目录下的三个文件*.dra *.psm *.txt

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 楼主| 发表于 2011-2-24 15:05 | 只看该作者
嗯,多谢指点!& h$ R$ d4 P9 K) b; m* ]
4 n6 T3 W$ o7 i; y, Q, B
这已经解决了,
3 Z" u* V3 e* ~/ H) @9 f3 g; o/ Z) a
刚开始正如上面几位仁兄所说的这样操作,但还是出现同样现象,后来就修改了生成netlist的路径,重新导入就可以了!为什么只更换了路径就可以了呢,到现在也没整明白到底是怎么一回事!1 r1 q, l4 I/ h, G
几位兄弟多谢了!

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发表于 2013-4-8 17:38 | 只看该作者
根本就不是原理图与PCB以不上的原为,应该是在导网表前已将该器件放在PCB里,然后再导入,但该封装被修改过,所以才会出这个问题,我觉得这应该算得上是allegro 的一个问题。

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发表于 2013-4-8 22:15 | 只看该作者
yun123789 发表于 2011-2-24 15:05 % ~0 _5 _$ T. O, D
嗯,多谢指点!
2 e. S! f3 i4 ?/ l: Y
+ T4 f! j3 Z  D1 H8 X+ v这已经解决了,
8 j* `) m% O0 e% z$ p; @7 F! n
我以前也遇见过,同样的问题,同样的封装,我的就是报这个错,而用我同事的电脑不会!

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发表于 2013-7-4 10:46 | 只看该作者
我也遇到了,怎么解决呢?我已经重新在另一个文件夹生成网表了.但还是不能导入

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发表于 2013-7-24 11:41 | 只看该作者
建议你查一下path中的aptpath
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