CLOCK是否有必要包地？

may

最近做一个案子遇到一个争执不下的总题：
$ w" b; _: e+ V; q. G就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
EMC说不要，
5 ~- G  W8 Y# D. |7 B1 B7 m最后是逻辑赢了，

9 \3 K8 `9 x; q4 }( `) ]  K但是我就是想问，倒底包地好不好？
这知道坛子里有好多做仿真等高手，
7 R) W' r* W- A1 {请问有没有考虑过这个问题？？

sleepyingcat

都是包地,做法不一样,效果可能就是相反的,包地做的不好,不如不包,除非是整体的铺地的铜皮,周边又必须打上规则的地过孔,其他的方式不推荐.

may

我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
+ b' Z. X2 ]$ L对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
所以让我代笔发贴子，问一问大家。

sleepyingcat

原帖由 may 于 2008-2-28 15:26 发表
& i) E: [& `. t  G我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
+ D1 I7 B- D* G# H  g对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
所以让我代笔发贴子，问一问大家。

呵呵,那你就不要包了,为什么要求整体铺同呢?这是因为CLK线到地的距离是一定的,可以保证的,但是你走线的这个距离是不能保证的,这样就存在一个问题,信号对地的距离就会发生改变,后果....

mengzhuhao

原帖由 allen 于 2008-2-28 15:35 发表

  k: P1 x7 d! R# N/ p1 S* r这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

说的有道理

wdckill

我一般CLK不包地,但于其它线保持3W规则,少打过孔

xhymsg

看你的clｋ最高频率是多少咯，一般超过５０ＭＨｚ的话最好包一下，打ＶＩＡ和下面的地平面连起来，这个主要是减少窜扰。

cmos

原帖由 may 于 2008-2-28 14:52 发表
" w: v  V" Z9 N# D( w最近做一个案子遇到一个争执不下的总题：
0 I0 E6 |6 R6 N$ _" B1 Y& r1 v* u就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
EMC说不要，
3 R; j5 a0 @+ r9 V; r. [! h: s最后是逻辑赢了，
% K0 l7 m* |* F5 C3 o1 f
但是我就是想问，倒底包地好不好？
这知道坛子里 ...

# H: E8 a5 |4 J! O3 X此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片出来管脚附近，包地线的via都很难打，搞不好还弄出天线来。
往往放大线间距在layout实现上更好。
2 c6 r8 o; `5 t其实这个案子的焦点不在哪个方案好，而在于layout能实现的程度，所以layout最有发言权，而emc工程师是偏后道的，比逻辑（偏前道的）更有发言权。
' P6 N$ g3 a8 n6 Y& J. J
( y) p3 ^, V( K) N$ Q此类case可以仿真

amao

如果有参考的地平面，包地的效果对emc辐射改进甚少。没有参考的地平面时，要使包地的线环路最小就可以了。

mzsuper

原帖由 allen 于 2008-2-28 15:35 发表
* @. W0 k2 b9 a2 F0 K) G) [) J
. p( T5 g4 f( V: M, M* v这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

; w6 F" Q+ j3 n# P( U, Z强烈同意这位仁兄的说法,
& d! |0 Z0 ?* X% L- Q1 M4 x不过pda的板子看过很多都还是要包

ouxu

我觉得得看注重哪个问题了
像我们较看重ＥＭＣ所以都要包，而且一定要走内层！最好有两个地层夹着（多层）
4 j: R+ L. \  z6 j5 _) n呵呵，有无和我观点一样的啊．

howard2010

一般有完整地平面作为参考的，都没必要包地，
, ?& @# Z0 e) H* N4 X给它个3w规则，
要是都包，
那板子上那么多10g 6.125g 3.125g 的线，不死掉了？

may

原帖由 cmos 于 2008-3-18 13:36 发表

, z& G' L- ~4 V# ]* m此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
* S5 h! Q( J5 b9 C其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片 ...

' U# v# s0 t$ x  [( H7 y' L& v2 i  u
因为逻辑是一个老华为，在公司牛得很。

deargds

如果有完整参考平面就不需要包，只需遵循3W原则即可。