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2017年9月28日QA检查报告节选

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发表于 2017-9-29 09:10 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.两个SMA头连接的时钟线在TOP层包地处理,巴伦建议靠近SMA。5 o; O# {; A4 o* p2 N' C

3 c1 a+ Y( D4 l
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发表于 2017-11-1 14:44 | 只看该作者
EDA365QA 发表于 2017-9-29 09:120 C$ L$ ^& A9 a1 L1 K# Q- {. }' a
10.a.CAN信号要按照差分处理;b.CAN器件下要前后隔离,不能穿线
: B/ D; i; N$ d! X+ a
这个不太明白,是为了隔离模拟数字还是防止CAN上有波动干扰到数字端,芯片应该会封装处理好吧,不至于下面不能走线,如果不能走,那应该GND铜皮都要挖空0 X. Z1 C! t; r- h8 Y. V& m6 K
这个家伙很懒,从来不写个人签名。

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 楼主| 发表于 2017-9-29 11:17 | 只看该作者
xueling2009 发表于 2017-9-29 10:436 E4 Y( v  G4 V3 j
如果不包地,空到一定的距离是不是也可以?
3 Z9 A8 _/ g0 U% R1 ]
通常有4W以上也是可以的,但是如果有这么多具体的话完全有空间包地处理了,所以还是推荐包地来防止其他信号干扰模拟线。

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发表于 2017-11-1 14:10 | 只看该作者
本帖最后由 fengyu6117 于 2017-11-1 14:13 编辑 7 e; y9 v9 p, p8 A
EDA365QA 发表于 2017-9-29 09:12  r& `6 h9 q/ n* s4 ~8 c: [' l
9.这三路RGB在bottom面没有包地

/ u  T4 _4 U& n, L个人觉得,如果有完整平面包地没啥用,主要是间距。
+ H2 l& O2 z  O& U( E  Z' I! N2 L0 z: {# K$ X+ I- y
这个家伙很懒,从来不写个人签名。

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 楼主| 发表于 2017-9-29 09:10 | 只看该作者
1.两个SMA头连接的时钟线在TOP层包地处理,巴伦建议靠近SMA。
# |% M! E+ Y% j
( e8 b: E# M. S

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 楼主| 发表于 2017-9-29 09:11 | 只看该作者
3.232器件周边的电容为电源滤波,连线需要加粗.' Q6 l) j  x% U* e* A- x4 V

  F3 _8 t/ V4 a/ n/ o4 Q: G

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 楼主| 发表于 2017-9-29 09:11 | 只看该作者
4.power5的PGND1进入了GND区域
9 t/ F0 {  e' d, D$ A - \4 M$ d/ R' h' I$ E) o6 ~/ L3 |: q' p

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 楼主| 发表于 2017-9-29 09:11 | 只看该作者
5.DDR的差分对没有与其他信号区分,无法保证差分效果( W# D6 R) s. ]
6 V) M% r) k& y& ~

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 楼主| 发表于 2017-9-29 09:11 | 只看该作者
6.SFC_clk时钟的匹配电阻R21放在连接的中心位置(两端连线)
8 O* I  S7 B8 n( Z ' |9 B7 ]: C* Y3 {: ?: G, q

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 楼主| 发表于 2017-9-29 09:11 | 只看该作者
7.这3个电感在内层的掏空是不需要的
7 t8 x! i6 i3 a6 Q/ Z7 B: { , `/ z3 i, u7 S

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 楼主| 发表于 2017-9-29 09:12 | 只看该作者
8.top面没有贴片器件,无需mark点和钢网文件  }/ d* K# w3 Y" `
. S3 J$ S, T: D7 A

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 楼主| 发表于 2017-9-29 09:12 | 只看该作者
本帖最后由 EDA365QA 于 2017-11-1 16:20 编辑
6 t& ~7 u; O2 G
; |5 `4 z, }7 D& H9.这三路RGB在bottom面没有包地& ?1 b. }0 {, J+ u( w% O

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个人觉得,包地没啥用,主要是间距。  详情 回复 发表于 2017-11-1 14:10
最好是包地处理  详情 回复 发表于 2017-10-31 14:03
如果不包地,空到一定的距离是不是也可以?  详情 回复 发表于 2017-9-29 10:43

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 楼主| 发表于 2017-9-29 09:12 | 只看该作者
10.a.CAN信号要按照差分处理;b.CAN器件下要前后隔离,不能穿线
3 ]6 E) m& j" k- ?5 h- T
1 D/ i: @+ l- `: P

点评

这个不太明白,是为了隔离模拟数字还是防止CAN上有波动干扰到数字端,芯片应该会封装处理好吧,不至于下面不能走线,如果不能走,那应该GND铜皮都要挖空  详情 回复 发表于 2017-11-1 14:44

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发表于 2017-9-29 10:43 | 只看该作者
EDA365QA 发表于 2017-9-29 09:12- r3 B* g/ J1 n7 Y
9.这三路RGB在bottom面没有包地

" Q3 @/ u* f9 o7 P, x- }% o如果不包地,空到一定的距离是不是也可以?
- c* H& D5 D# E; @

点评

谢谢!  详情 回复 发表于 2017-9-30 09:35
通常有4W以上也是可以的,但是如果有这么多具体的话完全有空间包地处理了,所以还是推荐包地来防止其他信号干扰模拟线。  详情 回复 发表于 2017-9-29 11:17

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