以太网接口问题求助

liuxiang5119

问题描述如下：
项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
9 r: A& B' s1 ^) d8 g$ }$ Z1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
& D! [% w& E( M: ~3 n$ _7 V9 F2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。

# k  b& x$ r* O, X$ M- f4 s; {. p 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由

liuxiang5119

fallen 发表于 2015-9-23 17:16
模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
8 p4 R$ R' N, }你要把网络的弄的太长了或者转接 ...

这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
4 a! x' O( X+ Z" T+ ^# p2 }9 j
9 {# ^, ~6 M3 M

liuxiang5119

zlpkcnm 发表于 2015-9-24 16:12
! T0 s6 v2 d1 R  z; t第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

% H8 `+ W) j! E. o- l' H+ t% I按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
) F' Z, h6 t( m# Y/ _' H当然可能我的理解有误  
一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题

7 F! O. n) U  ?9 w9 C

zlpkcnm

liuxiang5119 发表于 2015-9-25 08:55
5 k, b9 w5 U) {, C8 x4 G按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
0 C! c& [# V) v0 B8 e; r第二种上边都是高速的收发线   引线必 ...

差分高速信号走内层，EMC很好控制；如果走表层好像有问题

7 Z8 b9 D' _% q( f) S) t+ h
) l$ |. z6 g+ g4 O" I. X
! B! s# {! S1 @4 A* x" P我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。
3 |1 X* z8 l. F. ]' |  I

fallen

显然是2，没啥好说的。

菩提老树

版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

liuxiang5119

fallen 发表于 2015-9-23 16:07
, Q1 D# e, L# W$ c显然是2，没啥好说的。

额   好直接    不过可以给稍微解释下么     
现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
9 ~4 a9 ]& A- ~! O
' z  d$ m+ n  ~3 ?$ b2 S

liuxiang5119

liuxiang5119 发表于 2015-9-23 16:37
额   好直接    不过可以给稍微解释下么     
6 e+ v2 ~% j: ^7 E. w1 D现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现
: W. `, n( @6 A& U% ^

fallen

liuxiang5119 发表于 2015-9-23 16:37
额   好直接    不过可以给稍微解释下么     
' ~) e0 k5 X/ N% y, T8 G% r现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
你要把网络的弄的太长了或者转接几次是不好的选择。
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fallen

liuxiang5119 发表于 2015-9-23 17:27
这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

RMII，百兆，CLK应该是在50MHZ
如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
2 N2 {' g9 _: J! z8 ?" u5 Y

liuxiang5119

fallen 发表于 2015-9-23 17:35
$ x: T4 Z8 k  i" RRMII，百兆，CLK应该是在50MHZ
6 m, s( z& X/ D- V# e* P如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

2 o& J7 U' ^* {  s这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  

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fallen

liuxiang5119 发表于 2015-9-23 17:38
8 @* D3 ]7 y+ a/ c这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
, T2 t% C4 ^( t6 q9 C

pex857617729

有条件的话，可以做下网口一致性测试，看看。

kevin890505

liuxiang5119 发表于 2015-9-23 17:38
这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

3 m* b5 x% M2 A( H6 i3 `原因版主说了。
8 {4 w, s) J% B信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
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zlpkcnm

第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大