请教几个FPGA的问题....请大家进来看看

xiaoyunvsmm

第一：FPGA有复位引脚（RST）么？需要连接复位信号么？
第二：FPGA连接DDR2，要接到DQ信号上还是DQS信号上？还是说随便接IO就可以？
附上Cyclone IV引脚说明一份，请大家指导我一下...
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2013-1-11 09:10 上传

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7 E1 V* P4 h  \: u2 n, r; v8 W3 r也请和我一样不明白的朋友帮我顶起~~~

popcup512j

1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
2.DDR2是不能随便接的，DQ和DQS都需要，是成组出现的。8位或16位DQ需要一个DQS。（数据线）

xin_515

楼上仁兄解释1不敢苟同

xiaoyunvsmm

popcup512j 发表于 2013-1-11 09:21
1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
7 t: f* M1 G0 q3 S2、DQ和DQS不能随便连接IO，要连接到专用的DQ、DQS功能引脚上对么？

xiaoyunvsmm

xin_515 发表于 2013-1-11 09:24
楼上仁兄解释1不敢苟同

那请问你有什么不同的看法么？麻烦把你的想法也说出来供大家参考学习一下可以么

popcup512j

有看了看资料，我回答的第一点确实有些问题。
* c& w0 f' F6 _, M想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
因为长期用altera的官方配置电路，这部分没有深入研究。
1 ]7 |# T2 S' _4 m+ V7 y所以想当然回答了。

popcup512j

8 l1 N3 |; X; M( @% p1 s8 Y$ \

xiaoyunvsmm 发表于 2013-1-11 09:54
- Y  N' v4 a8 E1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
/ z7 W8 h* y/ w6 R7 e- O0 D2 u& r2、DQ和DQS不能随便连接IO，要连接到专用 ...

8 G: {7 @* H  V" h& T
# T; n- f5 h8 _1 c% P" }* L5 c1 h如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
- q  H" j4 q( @如果复位的同时还要加载FPGA的硬件，那就需要控制配置部分电路，DEV_CLRn这个引脚。
. M; q6 |0 E! x; sDQ和DQS确实不能顺便接。最好还是能有project编译一下，看看能不能满足时序。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:02
如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
如果复位的同时还要加载FPGA的硬件， ...

. m7 @  p+ E7 B2 |3 t对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

popcup512j

3 A8 Q( m  N7 t3 D" A

xiaoyunvsmm 发表于 2013-1-11 10:14
! a. h. t1 k  ]# F! [0 @- X+ q对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

9 K7 C0 n1 j8 `! {4 ?那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满足时序要求不。
4 c- a( ]7 g; X! p* A- |你可以到altera官方网站上下个开发板的包，里面有原理图和PCB版图。
你可以参考一下。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:22
+ d3 O( h) O0 M: k. F那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满 ...

( E% f, H) S* _1 R$ n好的。小弟刚涉及这一块...不懂的太多~~

popcup512j

那一定要仔细看看你一开始上传的那个文档。
另外，去altera下个开发板的资料包看看，会有很大的帮助。

819535006

复位应该没什么要求，接到复位就好。
DQS要接到GC或者CC比较好，DQ一组线尽量接同一组IO，做到timing的匹配