DRR的地址线和数据长度问题

zhousea

请问DRR的地址和数据走线长度有何要求？另外，在allegro里如何做等长处理？设置了等长，还需要手工一点点去拉线吗？

zhangsenzhixing

不同的芯片有不同的要求，速率高的要求严格 基本上要看封装资料啦 里面都会有对数据地址线的要求的 如果没有的话 那你可以按经验去做啦 呵呵 关于怎么设置等长 记得以前的帖子里有人发表过 你到搜索下 如果你设置了等长规则 呵呵 allegro的话肯定要自己手动去绕线的 mentor听说可以自动绕线 那我就不知道怎么设计啦 没用过

zhousea

dsws

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dsws

dsws

dsws

dsws

如果是偶数片DDR2，相信也知道这么处理了吧！

syq-0411

建议： 时钟CLK,CK#: 600-1400MIL
地址和控制信号：ck+200mil
: v, d# x+ Q  }. \8 g6 f: Z. H数据信号：ck+125mil
时钟信号最长。

adwordslai

应该是地址、控制、数据都围绕CLK作一个上下浮动处理，速度越快，误差越小；

zhousea

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) f0 _; _( x% l6 ~" Z* z: S
4 d- G! ^5 b9 S- b8 h这幅图片看不到呀？可以再多几张？
4 \( c3 \% C4 Y多谢。。。。。。。。。。。。。。。。。。

dsws

ddr2.rar (211.67 KB, 下载次数: 107)

2011-3-11 12:02 上传

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zhousea

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$ ?: d- p* N, i" }

lilinyf

学习了