如何把“器件内的引脚间距”和“器件与器件的间距”设置成不同的值？

sy_lixiang

比如：
有一个器件封装，引脚间距0.95mm，中间间隙(Air Gap)0.35mm。
3 v+ F- a' |4 p2 N3 a+ F+ @* m
7 c6 Z% _0 R4 u2 u设计规则中电源线与其它走线间距设为0.508mm，那这样报如图DRC错误。
6 D. q: ?' a: L# o. b
* \8 R) O' L4 g1 U5 D' f: [& ]" r
: b/ o# ?$ @- b+ C: `9 y* o9 c0 e
其中设置的Pin to Pin是应该是不仅包括了器件内部的引脚与引脚之间的距离，也包括了器件与器件之间引脚的距离(比如两个0805电阻之间引脚的距离)，那我想器件与器件之间的引脚间距至少0.508mm，而不必理睬器件器件内部的引脚距离比0.508mm小，我该如何设置？
9 b% t/ }/ |- s
不知道大家明白我的问题没有？

sy_lixiang

自己的问题自己解决。。。

把pin to pin设小点儿算了。。。这可能是最方便的解决方法。。。

zly8629481

自问自答，自娱自乐，很好很强大。
另：Allegro中的DRC间距全部指的是Air Gap！

sy_lixiang

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。

  @* Y* }: X) d9 h, E其实这问题应该很常见，设置的不适合会报N多恐怖的DRC啊~!

zhuyt05

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。
* u& T8 g  ]3 l; A8 u9 ^$ K
' }7 Y+ ~/ p; J5 G3 b0 }其实这问题应该很常见 ...
sy_lixiang 发表于 2010-3-26 16:32

. C' v* _  m2 v" L& O* ?
' h0 B" f+ @" p% [( y9 _" b2 p
% G. \! U$ Z5 s) `6 T- |+ X    这个方法可行,偶就是这么做的

CAD_SI

Edit->Properties
+ p! T% l8 x* K4 I+ w7 UFind:symbols

sy_lixiang

楼上兄弟给加个属性，这个还没设置过，不太清楚是干什么用的。。。
% q: k) x9 g' [; }6 t& u/ H
但看字面的意思是“元件内相同网络引脚不显示DRC”，是不是这个意思啊？

CAD_SI

设了之后封装内的PIN之间就不会报DRC了