synplify pro综合出的edif文件可以用布局布线工具布线吗？

mengzhuhao · 发表于 2007-10-15 22:54

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synplify pro综合出的edif文件可以用布局布线工具布线吗？
不太清楚最终的过程是怎样的
先拿仿真器波形仿真
然后用synplify pro综合出网表？
然后把网表导入到布线工具里面？最后实现layout？

只看该作者 · 发表于 2007-10-16 08:44

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SHADOW · 发表于 2007-10-16 16:04

这个不了解！

mengzhuhao · 发表于 2007-10-16 17:27

原帖由 alooha 于 2007-10-16 08:44 发表
, A+ y; e$ T& ?Edif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。

不是FPGA
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可

是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

mengzhuhao · 发表于 2007-10-16 17:29

原帖由 mengzhuhao 于 2007-10-16 17:27 发表
7 s5 l! T$ F7 b1 {+ z. `不是FPGA( ^5 r# x$ Q- S
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
9 }7 i% I+ b4 y1 z" P, k
' Q' S( ~' x0 [0 W是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

这样可以最终综合出版图文件吗？

只看该作者 · 发表于 2007-10-16 17:35

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mengzhuhao · 发表于 2007-10-16 17:40

原帖由 alooha 于 2007-10-16 17:35 发表
5 \3 ^1 `/ |$ F W% D9 p1 ]这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。

这个和allegro没有任何关系
因为上面我说的是vhdl或者verilog hdl综合出来的
这些都是微观电路级别的，和cmos电路ttl电路可能相关

所以allegro当然就不会支持了

只看该作者 · 发表于 2007-10-18 11:26

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只看该作者 · 发表于 2007-10-18 22:56

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alooha 该用户已被删除	2^# 发表于 2007-10-16 08:44 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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zqy610710 该用户已被删除	8^# 发表于 2007-10-18 11:26 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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alooha 该用户已被删除	9^# 发表于 2007-10-18 22:56 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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