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标题: synplify pro综合出的edif文件可以用布局布线工具布线吗？ [打印本页]
作者: mengzhuhao    时间: 2007-10-15 22:54
标题: synplify pro综合出的edif文件可以用布局布线工具布线吗？
synplify pro综合出的edif文件可以用布局布线工具布线吗？# G9 k& K) `, ~3 U0 V! E3 v
不太清楚最终的过程是怎样的
5 f  n8 L8 u) Q+ R先拿仿真器波形仿真0 x1 g) X5 N9 @
然后用synplify pro综合出网表？
. S$ e: F2 r# V2 v然后把网表导入到布线工具里面？最后实现layout？
作者: alooha    时间: 2007-10-16 08:44
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作者: SHADOW    时间: 2007-10-16 16:04
  这个不了解！
作者: mengzhuhao    时间: 2007-10-16 17:27
原帖由 alooha 于 2007-10-16 08:44 发表
& L& H" m" A# H; t% g2 IEdif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。
不是FPGA
3 R1 S$ U$ c: s9 O$ d+ I3 @0 F0 r如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
$ C5 J. m6 v0 ?% H% J8 p2 S
3 O3 \5 n- X! F! B4 h% g是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】
作者: mengzhuhao    时间: 2007-10-16 17:29
原帖由 mengzhuhao 于 2007-10-16 17:27 发表
: S% {* I2 B! Q2 A+ ^7 ^不是FPGA
0 h" z# P4 G, x如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可& }' K+ ^% }, R+ p$ g" D
6 s/ J! j2 Y1 m0 M4 f
是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】
, i) ^0 \0 g- L2 T/ w
这样可以最终综合出版图文件吗？
作者: alooha    时间: 2007-10-16 17:35
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作者: mengzhuhao    时间: 2007-10-16 17:40
原帖由 alooha 于 2007-10-16 17:35 发表
( u/ B, E; {# {9 h这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。
这个和allegro没有任何关系
7 `' ^. H& q0 O' E  e因为上面我说的是vhdl或者verilog hdl综合出来的/ d% |, o  n: o* r6 Q% B
这些都是微观电路级别的，和cmos电路ttl电路可能相关1 m: m) e1 ^: P7 W1 T& b
2 j8 E' ~) g6 p9 H

0 f( ^. @0 C0 c1 N0 ^# N# b" C& V所以allegro当然就不会支持了
作者: zqy610710    时间: 2007-10-18 11:26
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作者: alooha    时间: 2007-10-18 22:56
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