请教：关于DDR部分阻抗匹配

may

请问一个问题，
+ o8 W: Q6 J; Q8 Z2 y7 {* Q1 ~- QDDR部分的control command 线后面的并联上拉电阻，起到什么作用，
是阻抗匹配吗？，但为什么放在接受端之后。

另外一个，数据线的串联电阻，按理论是阻抗匹配，
7 M/ C% E* N1 k4 `7 {* U5 i. Y; k但又为什么靠近接受端，不应该放在芯片附近的吗？

may

刚才抓了一个逻辑请教了一下，
他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
* v# F- W. C8 o* [7 v7 q数据线的串联电阻因为是双向的，所以要靠近DDR那边
0 j, r* x% M5 b5 F1 ~' E% k% g) p
还有大虾知道这方面的，再给解答一下，谢谢

michaelw_wang

1. control command 线后面的并联上拉电阻不是起到阻抗匹配的 --- the pullups are for parallel termination, which usually are placed at receiving end, they are for impedance match (50ohm).
2. 数据线的串联电阻因为是双向的，所以要靠近DDR那边 --- my understanding is the position doesn't matter for bi-directional bus. putting them at DDR side is for easier/neater routing.

袁荣盛

刚才抓了一个逻辑请教了一下，
他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
数 ...
% f- p9 x  l; q( d1 m5 v, V. _may 发表于 2010-1-7 18:22

* b" C& p. t9 j" P8 H; o% C4 D3 j
2 _! f8 O: y9 o+ s  E3 V5 y
, _0 T; d/ _( K2 X, V7 m; q7 ?   你们的是什么“逻辑”
解释得一点不靠谱
一点不“逻辑”
4 Q2 W% k) [2 E  Z& p: W. {2 N

may

你们的是什么“逻辑”
) ^, j( S# H) u2 X解释得一点不靠谱
6 M& W) G6 Q% G. B一点不“逻辑”
袁荣盛 发表于 2010-1-13 09:16

$ H! L' h, \, N
# E0 P4 V# Z9 {' n8 P    那你说应该怎样解释“靠普”呢？
4 q( L2 q( {( ?: z. G8 R4 _! ]1 d
: _4 o7 U* v: s3 I. q( m& p+ G

frankqs

你要看看你的DDR是怎样的 拓扑结构。
并联电阻是VTT端接电阻，那个是用来吸收噪声的。对于没有DIMM的P to P拓扑，可以却掉的，但同时你要考虑一下你的DDR的驱动能力问题。没有DIMM的P to P 拓扑中数据线上的串联电阻的位置，也可以放在中间的，由两方的驱动能力强弱，器件放置等因素共同决定。