问一个关于从Capture生成Allegro的网表的问题

kxw102

! M( f& P1 F& u) t
8 P8 I6 y, @. J& X/ E( v6 K( I如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
Possible pin type conflict
OutN Output Port Connected to Power

5 `5 B- r: ?4 Y3 U7 @+ Z2 k! ]2)ERROR:  [DRC0010]  Duplicate reference V1
* `! y, l* ]! }* o5 b8 X还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿
9 T# K7 D( {  j) A5 B



4 N# z1 l9 q8 c: S

- n8 `, c" o9 V# c6 U& e# g
- m1 g7 ]4 D5 X0 d- ~, z
顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？