不等长，毋宁死？

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文 / 姜杰（微信公众号：高速先生）

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, ^* L; @0 U3 W自从盘古开天地，三皇五帝到如今。似乎自打我们接触PCB设计，蜿蜒蛇行的等长绕线就是挥之不去的噩梦。大家都知道等长的目的是等时，那么为什么要等时呢？什么样的信号才需要等时？等时的误差要做到多少才满足要求？这便是今天的主题——“时序”。

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3 F: z% H8 {6 }, `0 j并行通信和串行通信是两种常见的数据传输方式，如果把线路（通道）比作道路，几辆车齐头并进的前进方式是“并行”，一辆一辆鱼贯而行的就属于“串行”了。在早期I/O速率都不高的情况下，并行通信的速度要比串行通信的速度快得多，效率也更高，耗时更少。对于并行信号而言，时序问题出现了，如何保证通道上的数据同时被接收芯片准确的捕获？什么又是共同时钟时序？《高速串行简史（二）：并行通信之系统同步方式》
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共同时钟的并行总线，虽然现在还有一些诸如常见的Local bus总线等应用，但已跟不上高速设计的需求，目前使用更加广泛的是源同步总线方式，比如，DDR信号。源同步时钟总线的时序要求主要是分组等长。但是等长只是满足了静态偏移，影响更大的是动态偏移，也就是SSN，ISI，Crosstalk等，不能过度强调等长（+/-1mil），而忽略了其他更重要的设计要求。究竟源同步方式是如何改善系统同步的先天不足的呢？《高速串行简史（三）：并行通信之源同步方式》
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- r$ ^/ r8 @# ]对于DDR总线，地址/命令/控制信号都是参考时钟信号，数据信号参考DQS，这些信号波形的相对位置之间存在一定的约束。想必大家对这类信号的等长要求早已烂熟于心，可是，等长绕线对于信号波形之间的关系会产生什么样的影响呢？《DDR时序学习笔记》


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实现了走线的等长设计就一定会等时吗？未必！因为还有同组不同层、过密的蛇形绕线、跨分割、玻纤效应、封装长度等干扰因素，这些因素对信号传输延时的影响到底有多大？《既等长，为何不等时1》《既等长，为何不等时2》

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7 |9 y& N/ J# t5 d又到了敲黑板，划重点的时候，重要的事情说三遍：
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1、等长从来都不是目的，系统要求的是等时！
9 _! o3 J4 T6 ~7 d- L, j2、除了差分对内的等时是为了相位之外，绝大多数的等时都是为了时序！
  O4 M. t' e/ W" H  O1 z3、为了时序而绕线，就一定要搞通时序关系，看懂时序图！

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% V; l$ O; z2 X; d《PCB设计十大误区-绕不完的等长一
) W/ b4 j, ^2 I4 F% R( z& XPCB设计十大误区-绕不完的等长二
PCB设计十大误区-绕不完的等长三
- ]1 b, S" G, w6 X1 WPCB设计十大误区-绕不完的等长四
& i6 V, E" z, S; ZPCB设计十大误区-绕不完的等长五》
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& m7 H+ S' x: s0 _7 J& a8 v————你可能错过的往期干货————
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关于叠层设计的这一点你们一定要看
( l  S+ D  Z5 n% r设计从层叠开始
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