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2017年7月19日公益PCB评审报告节选

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发表于 2017-7-20 08:51 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.  音频模拟线加粗走类差分.6 W7 E+ ^8 r. t0 P0 A
' V& V3 V" g4 o4 Z$ Z) u+ f0 `
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发表于 2017-7-25 09:28 | 只看该作者
junieya 发表于 2017-7-24 16:32
; v6 X4 h& f( f请问这条如何理解? pcb小白求教
! h& d6 H2 r+ P9 ~% X: k2 `* k
1.平面铜只有一个VIA,肯定的说这块铜没有作用.
4 i8 b, N+ B; [2.电源被VIA隔小了,电源通路太细.
# l1 E3 H1 ]& q% s" U

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发表于 2017-7-24 16:32 | 只看该作者
EDA365QA 发表于 2017-7-20 08:581 c. v7 ?" z8 |* \: q' w  V
10.  平面铜只有一个VIA,电源被VIA隔小了.
  D1 n5 E8 p9 R' k7 c8 Y) e8 \
请问这条如何理解? pcb小白求教4 Z8 m- V  T* o8 V7 w

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pcb
1.平面铜只有一个VIA,肯定的说这块铜没有作用. 2.电源被VIA隔小了,电源通路太细.[/backcolor]  详情 回复 发表于 2017-7-25 09:28

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 楼主| 发表于 2017-7-20 08:56 | 只看该作者
7.  天线部分加粗控50OHM,陶瓷天下要挖空按DATASHEET处理.9 I  p8 @! H' v$ g+ k

) q' V, O' |7 H$ G. d8 C8 A# h

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 楼主| 发表于 2017-7-20 08:52 | 只看该作者
2.  信号线应走阻抗线.
6 R6 b0 d& g: P9 j: Q5 p
; \, U* r: r& r+ T

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 楼主| 发表于 2017-7-20 08:53 | 只看该作者
3.  ESD应靠近接口.
6 |7 |* R: a3 y2 q. n' g- r4 P
' ?3 d. C. o; ]5 I" |9 G( D1 V

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 楼主| 发表于 2017-7-20 08:54 | 只看该作者
4.  电源PIN脚加宽.
7 B0 @) X: o; U" c1 ]# R- z 2 T9 R% e  F8 X

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 楼主| 发表于 2017-7-20 08:55 | 只看该作者
5.  带变压器的网口下挖空处理.6 ~4 }+ b$ _4 j% k4 F5 U% b) Y( I
0 f5 O6 R: @! I2 n  }0 n

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 楼主| 发表于 2017-7-20 08:55 | 只看该作者
6.  晶体电容不要放后面出现残端.
7 _) u0 q- f: s8 M & J% C& W4 N3 L+ n: E1 b8 B

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啥意思?没看懂  详情 回复 发表于 2017-11-4 11:27

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 楼主| 发表于 2017-7-20 08:57 | 只看该作者
8.  升压电路应缩小回流路径.
* R/ z& v$ }5 N( C
7 S/ n8 ?5 A1 j# B% n$ \" W; A

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 楼主| 发表于 2017-7-20 08:57 | 只看该作者
9.  有线在挖空区.0 i- E$ \% I% Z

5 o. R; T( d% {8 D

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 楼主| 发表于 2017-7-20 08:58 | 只看该作者
10.  平面铜只有一个VIA,电源被VIA隔小了.
$ k* Q3 l9 s/ \0 r- l; {$ ` $ V3 h% ^7 ]1 z7 W8 X. u5 w0 {- p, e8 B

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请问这条如何理解? pcb小白求教  详情 回复 发表于 2017-7-24 16:32

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发表于 2017-7-20 17:47 | 只看该作者
厉害,啥时候才能有QA的水平啊1 n9 M, o  o; e# y

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发表于 2017-7-21 08:43 | 只看该作者
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