使用时钟PLL的源同步系统时序分析

iometh

一）回顾源同步时序计算
. e+ J5 ]# K3 x( I, e# L% CSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
6 j6 R3 Z; ?* s) i8 z; D; lHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
下面解释以上公式中各参数的意义：
Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
* e  {" z$ t9 F请看下面图示：
& j# b( ]3 t2 m图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
- ^* s8 S  z5 t) d  ]
1 H- o6 b' H6 Z6 p* W: A. l- A图 1 Raw Etch Delay
: f5 `/ u3 |2 a8 P8 a
图 2 Test Load Measurement
) F) J& X+ ?/ u1 p# [/ QDelay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
. I, M5 N, j+ B5 G; V3 S
图 3 Delay Skew
Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
二）使用时钟PLL的系统时序分析
首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
" j! n6 G: ?- D: n1 X2 v
图 4 Clock PLL Interface Diagram
8 ~- ]! P2 F7 h从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
  h* n2 ^2 h! C: H8 `对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
定义：
IC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
; {: V$ I$ E1 c6 f. b7 @OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
, D8 N; @0 I( L) hFB为PLL的反馈回路的延时，
0 H4 ~6 Q1 e) i( N$ o8 y  TNX为PLL的输入到输出的延时，
* |( |. E/ U- ^则：
总的时钟延时
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
# Q5 K% }  H$ Z: _: t9 w将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
三）使用Quantum-SI仿真计算使用时钟PLL的系统时序
Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
Quantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示

5 a1 }3 ?+ q* r% b7 r+ V图 5 Transfer Net

  A( c. d! M( h( _+ u图 6 Setup/Hold Margin by variation
, e! o% ^4 o9 x* j+ z% E4 \图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
! r6 e3 A0 l: W4 x8 q1 y/ x可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
' J+ h& b" \- ]6 [3 \, E& @& |: ~

; ~0 V; ~+ c% l4 B[ 本帖最后由 iometh 于 2008-12-2 15:34 编辑 ]

sosowhite

公式中的data rate怎么确定
& A+ d' @* X. G0 K" vDelay Skew就是常说的Tva和Tvb吗

iometh

原帖由 sosowhite 于 2008-12-22 00:17 发表
公式中的data rate怎么确定
: B/ f8 s! i4 dDelay Skew就是常说的Tva和Tvb吗

+ \$ g  W# _: x
8 L  V% y9 z: I* Gdata rate为数据率，这里定义为一比特的位宽，比如DDR2-800，则数据的位宽为1/800=1.25ns。

原理上是这样的，只是具体的定义稍有不同。