请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

matice

看到一些设计中的sdram的时钟线比数据和地址线宽，数据地址线控制在50欧姆，
那么时钟线的阻抗就会小于50欧姆，这样对时钟线的信号质量的影响到底是好还是坏呢？
  _! M& I( J! W2 H' N3 H
1 N# c4 V- |9 J% |谢谢。

forevercgh

阻抗匹配是对于单个网络来说的。
3 R$ C6 ?3 N* l( U4 \* b1 u: ?可以参考下特征阻抗的公式，阻抗不仅与线宽相关。

如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

matice

原帖由 forevercgh 于 2008-9-24 08:37 发表
8 {( P2 x  o* I5 K- ?- {, r. f$ Y1 X阻抗匹配是对于单个网络来说的。
# v1 X) Y7 L" h. R; F8 F3 j+ A可以参考下特征阻抗的公式，阻抗不仅与线宽相关。
1 H$ p/ m- \: Q# \( n4 d1 B
$ O$ {* M2 W& Y# W* f+ S3 d如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

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我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。

' Y+ [1 C8 X& L2 U4 y6 ?这个意思很难理解吗？

forevercgh

时钟buffer和数据线buffer是不同的。

sarryfu

原帖由 matice 于 2008-9-24 11:00 发表
7 u8 S! D1 M7 f8 s1 o

2 T3 w) l' D$ Q* [8 |6 @; w我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。
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1 D; H5 T6 r! Z4 j" o- g1 c  j! \这个意思很难理解吗？

4 d3 n4 [, p! D: C) u" }& s/ b阻抗是个范围，可能是封闭区间，也可能是个半闭区间，跟其余因素也有关系。
6 B/ F( J0 d$ h& {
你说的这种情况没有关系，是对的，你就这样做吧。

liqiangln

传输线阻抗是在频率下的一个范围，时钟通常100M，数据基本就是200M，所以你的物理约束在50欧姆，但是在不同频率下测出来的阻抗是不同的；既然你加宽了时钟线的宽度，其实在反射上问题不大，但是在工程制作上感觉你是不是增加了成本了呢？