关于6层板叠层请教？

zhangjunxuan21

请教各路大神，现有一项目六层板，叠层是按T0P GND SIG3 SIG4 POWER5 BOT来做还是按TOP POWER SIG3 SIG4 GND BOT，哪一种叠层更好？说明bot有一块感光芯片比较容易受干扰，还有一些dc-dc，TOP层有主芯片和ddr3和其它主要电路。另外ddr3速率跑的不算高，求教哪一种叠层会更优。

andyxie

应该是第二种层叠结构比较好！
; K8 J. u# m8 ^/ i1 d& A  E2 E很多人有误区，认为PWR 与地做参考层（块）不使用，GND 更接近GND 而pwr 不接近地，这是不对的！
6 Y6 y4 d! j2 \. B! y* Z* s& yPWR 本身就是GND对于高频交流信号来说，PWR与GND之间本来应该有很多 0.1 0.01 和10nF 的电容。
3 t2 i( m, ^: \2 G分割块完整的托起Top层分组高速线才是关键。

, i) E2 ^+ Z0 ^2 w3 P为什么是PWR 在L2 层好呢？
你们可以先看看所有intel 电脑主板是不是pwr层都在L2层。
; R/ z3 o& b- u* f/ V1 Q: z8 N==》因为Top是主要放元件的面！必然的，高速线从芯片出来到阻容、到芯片，是割断的，必须换层走长线，bot层元件少，自然可以走长线多，对吧？
4 g. m5 J/ A  `8 g# v) c* }那么，如果L5层做PWR 分割，则分割的快必须跟着Bot 高速长线 的轮廓走，对吧？ 则可能，必然VCC_3.3V，不需要 VCC_3.3V的地方也必须分一个VCC_3.3V 形状给延伸过去，占位置太大。
对于VCC_1,2,3,4,56,6,7,77,7, 很多很多情况下，明显不方便了。
而如果L2 作为PWR层，因为高速线基本都是 一从芯片出来就一扎头潜入水中换到Bot层了，所以PWR 的分块可以很小范围就可以保证 完整性。
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kevin890505

按照你的说法，你的应该用第一种，毕竟你的器件主要摆在正面，包括主芯片+DDR3等。对于背面感光的芯片，你分开做单独处理即可。

zhangjunxuan21

kevin890505 发表于 2014-3-27 20:31
按照你的说法，你的应该用第一种，毕竟你的器件主要摆在正面，包括主芯片+DDR3等。对于背面感光的芯片，你 ...

% L( F8 H: I6 G% S& D8 ?谢谢 我个人呢也是比较倾向第一种做法的，不过客户更倾向第二种做法，他觉得感光芯片放在别忙，临层是地，回流路径最短，模拟电源比较不会串入，干扰比较小

kevin890505

zhangjunxuan21 发表于 2014-3-29 07:02
- j/ ^- r1 s& n- q! v* ^谢谢 我个人呢也是比较倾向第一种做法的，不过客户更倾向第二种做法，他觉得感光芯片放在别忙，临层是地 ...

8 A2 o& m# K3 \* t0 N但是一般对于这种情况，第一次和第三层是主要走线层，如果为了一个感光而放弃考虑单板，显然不科学。就算客户想要给感光下层地，也可以设法在布局上把这一块单独出来，然后在电源层和周围加地，从这个器件来看，跟第五层是地效果是一样的，PS：这个玩意如果面积很大那就当我没说了。

zhangjunxuan21

kevin890505 发表于 2014-3-29 08:45
但是一般对于这种情况，第一次和第三层是主要走线层，如果为了一个感光而放弃考虑单板，显然不科学。就算 ...

关键是这玩意儿很小 结构还有要求，感光芯片只能放背面，不能喝主芯片ddr放同一面，才有此疑惑。。。。

andyxie

难画的板传过来我帮你画

zhangjunxuan21

andyxie 发表于 2014-3-30 18:51
难画的板传过来我帮你画

! M) F7 I1 J+ f/ J" \$ z* w! X3 H- s不需要 只是有此疑问而已  并不是说难画就画不出来

andyxie

有志气！

天启者

长知识了

dhr8369

客户是上帝！一切以满足客户为准！

zhangjunxuan21

dhr8369 发表于 2014-4-2 14:21
客户是上帝！一切以满足客户为准！

5 f3 W& S" L4 C' V 赞同   客户在上我在下，他想搞几下就几下

elm99

当然要听客户的，出问题他给时间，你掏钱改呗