问个问题，8颗DDR3的芯片走什么拓扑比较合适？

liuyu305 · 发表于 2013-6-21 11:11

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一个核心板，上面有8颗DDR3，咋样拓扑比较合适啊？
8颗同层走菊花链，还是双面各4颗走T型？

还是其他的呢？

James‘ · 发表于 2013-10-15 15:03

Navi 发表于 2013-9-30 15:51$ S8 @) C, C5 Y
楼主，别人说走什么拓扑结构都没有用，关键是看您的芯片是支持什么拓扑结构的走线。通常DDR3是走fly-by结构 ...

什么叫做读写平衡呢？

Navi · 发表于 2013-9-30 15:51

楼主，别人说走什么拓扑结构都没有用，关键是看您的芯片是支持什么拓扑结构的走线。通常DDR3是走fly-by结构的，但是也见过DDR3走T型结构的，而且走fly-by结构系统无法工作，究其原因是因为controller不支持读写平衡。所以还是要看controller是否支持读写平衡来决定。如果支持读写平衡就用fly-by结构，如果不支持读写平衡就用T型结构。

yejialu · 发表于 2013-10-17 14:36

Navi 发表于 2013-9-30 15:511 \ ~/ ^+ u _" ]% Y4 C
楼主，别人说走什么拓扑结构都没有用，关键是看您的芯片是支持什么拓扑结构的走线。通常DDR3是走fly-by结构 ...

走哪个拓扑要看你的CLK与DQS之间的时序怎么控制.如果CLK与DQS之间需要做等长,那就走T拓扑.如果CLK与DQS之间不需要做等长,那就走菊花链.

格林杨 · 发表于 2013-10-16 17:14

看不懂，学习之。

yejialu · 发表于 2013-10-15 17:42

JECDE里面是说的“write leveling"是调整CLK与DQS信号之间的时序关系的.Memory Controller 会通过一些Training来调整CLK与DQS的时序关系。这种情况CLK与DQS信号之间是不需要做等长的。

Navi · 发表于 2013-10-15 16:17

James‘ 发表于 2013-10-15 15:033 _" s& ]$ k) O6 ]
什么叫做读写平衡呢？

大家中文是这样说的，其实JECDE里面是说的“write leveling”。这是为了调节时序关系，通过CPU的寄存器来改变信号之间的时序关系，以达到设计的时序要求。需要更加详细的说明，请参看JEDEC的规范。

dck · 发表于 2013-9-27 09:19

我们的平板（原厂走线）时钟，控制，地址组走T型，数据组点对点，DDR3速度能跑到400多MHz。

eda-chen · 发表于 2013-9-25 16:06

推荐双面贴，因为按照你那样排下来地址线太长，可能拖不动。

eda-chen · 发表于 2013-7-21 14:08

注意地址、控制驱动能力

liuyu305 · 发表于 2013-6-28 11:10

风刃发表于 2013-6-27 22:03 , `) i0 b9 F4 Y
试着把DDR3顶底对贴

目前我改成对放了，当时布局的时候没注意，这个线路是2rank的，所以只好对贴了，现在我在参考JEDEC Standard No. 21C，里面的布局

风刃 · 发表于 2013-6-27 22:03

试着把DDR3顶底对贴

liuyu305 · 发表于 2013-6-26 20:36

不是平板，是帮一个朋友画的，图像处理方面的

不再专业 · 发表于 2013-6-25 22:21

做平板的吧，是64位系统，现在四核的平板都这个样的了。

wdc · 发表于 2013-6-25 08:06

可以的

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