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谢谢喽住指点哈，第三个是我画的稍加说明下吧当初设计的部分想法吧。: ]. f+ [" }4 _& I) `( L
1.我们开L3层来看。地址线(黄色)走线很靠板边，红色和紫色DDR3的三组数据线走得有长有短，明显是空间太紧张。现在接通已经是很不错了，等长应该是没有空间做了。季军此布局欠考虑，是影响布线的关键。: d2 D1 d# f2 _' z
DDR3只需要单片等长，单片读取，所以片与片之间无需等长，只需要组内等长即可，所以此次等长没有空间问题。
" z) ]- ]+ e' ?+ @+ ] i1 [3、我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。& p% X6 i# O. X0 A
复位这类是可以不遵循拓扑，不绕等长，lz可以详细阅读手册。
) K( Q+ a1 P1 M" g' [5 F- R4、我们接着看TOP层。有一根黄色CSN0在其它层没法接，就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。、
6 b% t2 a* ?. \/ K% r虽然实际用用，ddr3接口的1.5v电压只会存在于下半部，但是仅以此次参赛板设计考虑，电容分部摆放可以保证整版电源的质量。8 v' Q- m h, t& X2 U# `
5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽，输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。6 N: D, W! T9 S! R" T( }4 g- E
我也看了冠军亚军对于mos管的处理，当初想全包的，但是全包会致使机贴出现虚焊等不良状态。况且转换计算后，现宽肯定是满足供电要求的。; Y) X; ^$ N* i4 g
" v! {. w. z6 w/ {( \- W
# L+ {: a/ ^) z v- `7 Q# p+ p至于最后ref确实是一大败笔，因为时间上不够，草草联通而已。3 \9 |; O! ~, H& Y# N2 D
3 S$ C; k! {) @% T- B6 J1 @( T" [ K2 r# K1 j# |
lz水平还是相当高的，希望以后向楼主多多学习，此处留下qq：496710433，以后多多交流。 |
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发表于 2012-12-18 22:43
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发表于 2012-12-19 16:34
