晶振摆放位置有没有要求？？

jin131421li · 发表于 2012-11-20 09:40

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询问一下晶振在摆放时候离CPU距离又没有要求，一般怎么来摆放晶振，还有他对于走线有没有特别要求？？{:soso_e182:} {:soso_e163:}

vincent_xiao · 发表于 2012-11-21 08:34

没有，走线当然是越短路越好了。

twffwt · 发表于 2012-11-20 19:29

vincent_xiao 发表于 2012-11-20 15:19
% x/ p. L' Q8 c晶振的走线长度最好不要超过1200mil

为什么呢？我觉得和晶振的频率也有关系吧

蝶泪之舞 · 发表于 2012-11-20 15:20

ly04t 发表于 2012-11-20 15:09 ' E2 Q% R2 }3 q$ o6 @4 }6 I8 ?
想问下你们的电源线一般是怎么画的。比如有个3.3V 600mA的电源线，布线是多宽，布线宽度这个根据什么定？

一般情况下，1mm的线能够承载1A的电流~~~

vincent_xiao · 发表于 2012-11-20 15:19

晶振的走线长度最好不要超过1200mil

twffwt · 发表于 2012-11-20 15:12

ly04t 发表于 2012-11-20 15:09 + G, v- y0 `6 Z: G/ R& m/ [6 _' z/ V
想问下你们的电源线一般是怎么画的。比如有个3.3V 600mA的电源线，布线是多宽，布线宽度这个根据什么定？

尽量宽点，可以减小阻抗，有利于电源完整性

twffwt · 发表于 2012-11-20 15:10

ly04t 发表于 2012-11-20 14:55
# C/ n, H; d/ B: [那如果是六层，比如 top，GND，midlayer，Power，GND，bottom。那么晶振下面的midlayer是否能布信号线？

要是贴片类晶振，并且有GND、Power层屏蔽，是可以的，要是直插类晶振建议还是别布重要信号线，毕竟晶振的引脚带来的一些寄生参数还是有影响的，也不是绝对的。。。

ly04t · 发表于 2012-11-20 15:09

蝶泪之舞发表于 2012-11-20 14:57
; Q- S {% O( g+ Y8 r; t* [/ y隔一层是可以的，主要是其相邻层，避免其干扰~~~

想问下你们的电源线一般是怎么画的。比如有个3.3V 600mA的电源线，布线是多宽，布线宽度这个根据什么定？

蝶泪之舞 · 发表于 2012-11-20 14:57

ly04t 发表于 2012-11-20 14:55 * N" ~5 Q& v6 b# V9 i, f# T
那如果是六层，比如 top，GND，midlayer，Power，GND，bottom。那么晶振下面的midlayer是否能布信号线？

隔一层是可以的，主要是其相邻层，避免其干扰~~~

ly04t · 发表于 2012-11-20 14:55

蝶泪之舞发表于 2012-11-20 11:11
3 n+ d1 r: v7 a) _晶振距离cpu近点要好，因为这样才能保证走线（要走成差分线）最短，晶振下面的相邻层不要有信号线穿过。。。 ...

那如果是六层，比如 top，GND，midlayer，Power，GND，bottom。那么晶振下面的midlayer是否能布信号线？

kasen · 发表于 2012-11-20 14:24

离CPU越近越好，也好考虑下工艺，器件间是否有干涉，焊接时候是否方便。晶振其配置的电感电容尽量靠近他的电源管脚。走线尽量短直，不要出现过孔，最后可以立体包地处理。晶体的话得注意电容位置摆放以及类差分走线包地等。楼上几位说的都最好遵循！

fengjiqiang · 发表于 2012-11-20 12:28

也应该注意，不要离板边太近。

蝶泪之舞 · 发表于 2012-11-20 11:11

晶振距离cpu近点要好，因为这样才能保证走线（要走成差分线）最短，晶振下面的相邻层不要有信号线穿过。。。

speedymym · 发表于 2012-11-20 11:10

楼上正解，顶一下

twffwt · 发表于 2012-11-20 11:09

当然离CPU越近越好，晶振下面别走重要信号线，它是干扰源，时钟信号尽量少打过孔，时钟信号最好别跨分割平面，这些因素都会引起阻抗变化，从而影响信号质量，最好还对晶振包地网络铜皮。。。

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