六层板将中间信号层（L2、L3）空白分割了电源，这样分割电源效果好吗？

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六层板结构如下：
TOP
GND
L2
: w7 G4 s4 P* j# c* g5 H. R3 G& L' ZL3
POWER
8 n( I) M$ |- A/ @2 F# O7 d6 }* L- sBOTTOM
其中L2、L3被分割如下图：
（紫色1.2V；绿色2.5V；棕色3.6V）

rx_78gp02a

总的来说，六层不可能做到很好的电源耦合平面（电源平面有相邻的地平面），本身power和gnd距离就很远，而且，如果把电源全部划到POWER层，又会带来跨分割问题。信号层是可以放电源的，阻抗线最好距离铜皮远一点，比如20mil。电流大的地方比如core电压，铜皮是越粗越好。

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dsws 发表于 2012-6-26 12:14
6 }0 @! e" S1 o6 J" b可能LZ忽略了板厚和阻抗的问题。
/ `/ m0 d! R- f& F1 G/ o, a如果你的板子是1.0MM厚度，那么，你相邻两个信号空的地方铺铜，会影响到相 ...

( h! M% h0 Z4 U8 i  b& M板子是1.6MM厚度，板边我铺一圈地铜，也打了过孔
你说“ L2、3 层空的地方不建议都铺地铜铜”。假如我不在L2、3上分割电源，那么空白处也不铺地铜吗？就让空看什么也不铺？
: u" u* z$ Z2 i/ i$ h# z希望给个建议..........

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bluemare 发表于 2012-6-25 23:26
/ `, L* ^5 k4 O4 D; ]) O. y电源分割这么惨，跟你的布局是有很大关系，不知是否因为布局跟结构有关，因而定死了；否则，我觉得你需要先 ...

我就是因为布局跟结构有关，两BGA芯片、接插座都是结构定死了的，不能动啊！

lgl2466

学习了

dsws

可能LZ忽略了板厚和阻抗的问题。
) G& z. E4 M5 B$ `) Z( d0 h如果你的板子是1.0MM厚度，那么，你相邻两个信号空的地方铺铜，会影响到相邻信号层信号的阻抗，而且影响是比较大的；如果是1.6MM或者更厚的板厚，这个相邻层阻抗的影响就不大了；
core电压可能会有瓶颈 L2、3 层空的地方不建议都铺地铜铜，电源除外；但是L2、3 层靠近板边建议铺一圈地铜，和GND平齐，然后打VIA，做EMC优化。

bluemare

星星点灯 发表于 2012-6-25 22:19
9 w9 R# X  d* ?# P考虑有2个gnd层???  
7 \* q# V2 l, F+ [/ ^如果我将L2、L3上分割的电源在POWER层给分出来，那我L2、L3层的空白处是敷地，还是 ...

就算考虑在power层分一些区域给某电源，也需考虑全局问题，怕你治标不治本，比如，在power层分区，会带来某些via没电源的问题。还是先整体考虑一下布局，再考虑有效电源划分吧

bluemare

电源分割这么惨，跟你的布局是有很大关系，不知是否因为布局跟结构有关，因而定死了；否则，我觉得你需要先考虑修正布局，令同电源的器件尽量在一个较小而完整的区域内。

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bluemare 发表于 2012-6-25 00:01
完全可以在3.3v power层分出一点区域给某个电压的，这样的话，甚至就可以考虑有2个gnd层，对你这些差分线对 ...

1 P# k0 D! b5 C4 }4 P# y考虑有2个gnd层???  
如果我将L2、L3上分割的电源在POWER层给分出来，那我L2、L3层的空白处是敷地，还是什么也不敷啊？

bluemare

完全可以在3.3v power层分出一点区域给某个电压的，这样的话，甚至就可以考虑有2个gnd层，对你这些差分线对有好处。

bluemare

支离破碎啊这铜皮分的

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飞扬PCB 发表于 2012-6-24 20:40
$ W# H. ]& L) s* L  z: x由于没有具体板子，依据LZ的两张图片，所得的结论，可能有些片面，还望谅解，如有不当之处，望指正。
2 t) S3 k7 k& t$ k
1. ...

4 S' o7 k+ C% n4 n( w板子上还有3.3V，其中POWER层整个敷的是3.3V啊！
因为板子上有六种电压，在POWER层不是很好分割，所以在L2、L3层上分割了图上几种电压啊，这样分割行吗？对SI，PI有什么影响吗？

飞扬PCB

由于没有具体板子，依据LZ的两张图片，所得的结论，可能有些片面，还望谅解，如有不当之处，望指正。

8 D( I  _, u/ H8 p* |5 k0 @0 \1.2V基本上是core电压，不知为何分的这么散。
既然有分配power层，为什么在其它层还会有这么多电压。
铜皮的尖角还是再处理下比较好。注意通道问题。

5 k- O. Q" @) ^. r6 F: ]/ t如果是top层主放器件的话，你的信号走线层分配有些不合理。
5 @/ \4 }" Q6 }6 F
可以把板子发给我，我可以再帮你仔细看看。