allegro 16.2 在win7里导入网表的问题！

52layout

烦请有人给指导一下！
在原理图中DEC与生成NET LIST 都没有报错！
小弟在这先行谢谢各位！
如图：
! w6 B4 `- K( k0 O7 i. n

kindman114

已解决，是导入logic的时候最后Import directory路径设置不对，应该把路径设置到netlist所在的路径，也就原理图文件夹下allegro的路径。

kindman114

还是没有解决。

jesse_hom

请问下楼主的问题是怎么解决的呀烦请有人给指导一下！
4 g6 E* w5 ^, {

jesse_hom

你这个问题是怎么解决的呢？我的问题和你一样

Able

可以强行导入看看，没有FLASH的过孔元件是放置不出来的，全部停在库里

Able

封装的路径，封装的焊盘，封装命名不能用这些字符'#%&()*+-./:=>?@[]^_`|'( N( t:

南林维京

六楼的封装没有找到，看看是不是封装的路径不对，或者封装的焊盘不对，，又或是封装改名了之类的

youzizhile

需要以管理员身份运行程序就可以

czypf

求这个问题的解决方法。。。。谢谢。。。。

dtingsz

这种问题如何解决。按照你说的方法去检查了。导入网络还是0原件，封装路径设置OK

hdjun

请问楼主，如何解决的，你的Cadence在Win7下可以仿真吗？？

52layout

1、输出网表时有没有错；
2、输入网表时一错误，在file\viewlog里仔细查看；
) U: m  j: z+ Q# m6 H' o3、在TOOL里放置时，能否看到元件个数；
4、在手动放置的时候，如出现问题，请查看输入命令窗口的提示。
我就是这么做的！

dhdnhuizi

Cadence Design Systems, Inc. netrev 16.0 Fri Apr 29 11:35:19 2011
$ q6 W& A2 `/ U" y) O+ X% B! n(C) Copyright 2002 Cadence Design Systems, Inc.
------ Directives ------
6 P5 U# r$ C$ D% u/ a" W* m) d( n: _RIPUP_ETCH FALSE;
) G/ @* L, y3 m. \8 [RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
: C* ?' |( @; o* aSCHEMATIC_DIRECTORY 'Z:/project/907/A1';
4 Q* P- H* {0 gBOARD_DIRECTORY '';
OLD_BOARD_NAME '907.brd';
NEW_BOARD_NAME '907.brd';
, p8 y- g/ C* N+ |3 HCmdLine: netrev -$ -i Z:/project/907/A1'  -y 1  -z Z:/project/907/A1' /#Taaaaaa02688.tmp
! [2 N8 Y  C* S( E" B------ Preparing to read pst files ------

#1   ERROR(24) File not found
5 K* T% L$ b% Y- s     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
6 V9 B7 U2 L+ X4 k  K; @8 ~7 h# ]netrev run on Apr 29 11:35:19 2011
$ V! P2 y7 J0 ]& y   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
( \6 B% j- S4 B4 h7 Y   CROSS_REFERENCE OFF
2 h1 x* q# X6 ^- e" M5 j; [   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
8 j9 z6 Y7 N  e: U3 T$ O% S   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
& p. T4 i. {0 }/ m9 @8 G' ?; G( ~7 z   SINGLE_NODE_NETS ON
3 k9 O6 F" I, N* v8 D2 ^0 P& f   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
, n/ z) @) M% u9 v7 W# C3 d" @  2 errors detected
% r5 G, F3 Q; ?! w$ yNo oversight detected
No warning detected
6 y# a7 q' {; Bcpu time      0:00:29
) A( m# v3 [; selapsed time  0:00:00
" k0 t" s2 |& v& j* B* @  X' L
3 K& f4 u0 u2 a2 i' b你好，上面是我将网表导入allegro时出错，情形和楼主的一样，到现在还没找到原因，希望楼主指点一下,谢谢!
封装是我自己做的，PAD和PSM路径也都设置好了，就是网表无法导入allegro.

52layout

你可是把你的错误发上来看看好吧，我也是初学，我们一起搞，兴许都能够解决的！