synplify pro综合出的edif文件可以用布局布线工具布线吗？

mengzhuhao

synplify pro综合出的edif文件可以用布局布线工具布线吗？
; S" N. c8 `9 U7 q: r. J不太清楚最终的过程是怎样的
3 x7 A" ]8 k2 |  \' \$ D7 b先拿仿真器波形仿真
然后用synplify pro综合出网表？
) E. z0 t; a* Q: s( J, D然后把网表导入到布线工具里面？最后实现layout？

mengzhuhao

原帖由 alooha 于 2007-10-16 17:35 发表
5 n/ T8 X1 \" ?这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。

这个和allegro没有任何关系
# ~9 w5 z3 l9 U: q( U9 K: D因为上面我说的是vhdl或者verilog hdl综合出来的
这些都是微观电路级别的，和cmos电路ttl电路可能相关


6 w6 g, [% Y# F. d& M: Z4 i所以allegro当然就不会支持了

mengzhuhao

原帖由 mengzhuhao 于 2007-10-16 17:27 发表
2 }' ?  p- Y, r$ h) w/ z4 b/ \不是FPGA
6 a; c4 m) N+ Q+ R' l如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
! B/ {" R2 U7 v/ }
! p* j1 `( Y$ |; K" u: x是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

9 @8 G  o3 p6 J% q  y) J这样可以最终综合出版图文件吗？

mengzhuhao

原帖由 alooha 于 2007-10-16 08:44 发表
! y# ~! O$ Q# w0 P; p& Z% w7 J& }* o! h2 AEdif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。

不是FPGA
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
) j% w) d" B0 H
7 \2 C0 r9 C6 K- X5 b5 {$ R是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

SHADOW

  这个不了解！