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请教:关于DDR部分阻抗匹配

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发表于 2010-1-7 18:14 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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请问一个问题,
" p8 F  ^* H8 B5 N0 Q- K3 O/ rDDR部分的control command 线后面的并联上拉电阻,起到什么作用,
; f# `6 h! W, o/ g, e7 d# A是阻抗匹配吗?,但为什么放在接受端之后。
+ T. A  l5 g4 n1 S! v
. ^; t2 t1 X* t另外一个,数据线的串联电阻,按理论是阻抗匹配,1 T  i, ^' _& m" O- |- @% X+ @
但又为什么靠近接受端,不应该放在芯片附近的吗?
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发表于 2010-1-19 15:40 | 只看该作者
你要看看你的DDR是怎样的 拓扑结构。0 E2 B, O0 f) v
并联电阻是VTT端接电阻,那个是用来吸收噪声的。对于没有DIMM的P to P拓扑,可以却掉的,但同时你要考虑一下你的DDR的驱动能力问题。没有DIMM的P to P 拓扑中数据线上的串联电阻的位置,也可以放在中间的,由两方的驱动能力强弱,器件放置等因素共同决定。

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 楼主| 发表于 2010-1-13 10:02 | 只看该作者
你们的是什么“逻辑”5 l6 I/ Q7 T) i* O: ]- l. S$ i
解释得一点不靠谱
* Q5 t: e4 G9 Q2 y一点不“逻辑”
) m" j* C; I. `4 ?. `2 w. ~袁荣盛 发表于 2010-1-13 09:16
6 r" @8 L% d6 R7 f* @* K
/ a1 I' J7 U" f$ U+ A$ T
    那你说应该怎样解释“靠普”呢?4 V! p+ B2 B* K7 B

6 E7 O; [& t- D: j7 U$ u
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发表于 2010-1-13 09:16 | 只看该作者
刚才抓了一个逻辑请教了一下,
" ?% ?) M- C9 Y% q; x他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。7 Y9 [/ C! s  P
数 ...
  t- e8 _1 `" w* xmay 发表于 2010-1-7 18:22
+ S/ E( k; e5 Q5 w7 c: k3 G9 ?

% s6 i3 ?7 }$ T+ f. Y
4 P4 P" r+ `. q/ B   你们的是什么“逻辑”
  v" m& f1 F# [解释得一点不靠谱
  b( p! {( g+ ?1 G一点不“逻辑”
* F8 j+ h4 k& @0 v+ ]
不問可不可行,而問如果一定要做,該怎麼做

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发表于 2010-1-13 06:04 | 只看该作者
1. control command 线后面的并联上拉电阻不是起到阻抗匹配的 --- the pullups are for parallel termination, which usually are placed at receiving end, they are for impedance match (50ohm).
" @& A+ W, q, W  h5 J  }2. 数据线的串联电阻因为是双向的,所以要靠近DDR那边 --- my understanding is the position doesn't matter for bi-directional bus. putting them at DDR side is for easier/neater routing.

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 楼主| 发表于 2010-1-7 18:22 | 只看该作者
刚才抓了一个逻辑请教了一下,. @5 \$ C: {* L" \
他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
2 }& G8 y/ F2 s1 A, X( r. e数据线的串联电阻因为是双向的,所以要靠近DDR那边
6 \% ]7 z2 G+ B: b0 Q
% X' ?' r# R) I还有大虾知道这方面的,再给解答一下,谢谢
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