问一个关于从Capture生成Allegro的网表的问题

kxw102

如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
Possible pin type conflict
9 ^+ N4 o# V* ^+ G9 y  OOutN Output Port Connected to Power

5 N, x9 i- J/ x0 ]; k2 m2)ERROR:  [DRC0010]  Duplicate reference V1
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿

1 Z9 g5 w- S9 ]6 Z& w+ \6 B/ {0 ~

7 x4 N5 o; _& a: V  p9 G




顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
) L! R& f. a+ H  b# X2 C我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？