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本帖最后由 chenqinte 于 2009-5-30 08:42 编辑 : |6 g4 O5 k7 q3 h$ G# S, a( V' r
+ a7 x O1 _" ^2 y, E: y
很简单的一个赋值语句:" G3 l4 t- l: U& |3 y6 p
temp_clk<=clk;(signal temp_clk:std_logic)
. n8 D$ P9 S1 F! v) E* f) E它的时延会是多大;6 g8 M) D- A% D" E, |
process(clk)* c8 Z- u, }8 W/ \
.........
" @2 u& t2 e( ]+ T if rising_edge(clk) then
, I0 o% t- y4 ?* { temp_clk1<=not temp_clk1;& l3 i9 ^ v0 s: H ]) k1 O
end if ;+ F$ W' ^4 ?5 x2 Y- G
tclk<=temp_clk1;8 y2 D& x3 A# r# j' H( t; R7 I
end process;1 j C( |. x. m1 L/ S" M
如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
2 g: b6 Z! R) [0 M% s4 G上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
) ?$ ~5 K* p. o( Y. W在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢 |
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发表于 2009-5-30 08:27
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