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深入了解 pull high 电阻!

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发表于 2009-4-1 16:17 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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这些电阻在电学上是做什么用的?! E) q! d9 ]' s# }+ f0 p- k* k
是否是传说中的pull hig?  C4 _. P; f0 s; C* N$ U
pull high 与终端电阻是同一个概念吗?5 {* U, ?2 x. J
虑波用吗?还是加电压?$ m* }8 z8 o4 B9 n
最重要的问题?如果 在pcb中做走线的等长是否需要加上交叉点到电阻的长度?

pull-high.GIF (52.73 KB, 下载次数: 5)

pull-high.GIF
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发表于 2009-4-30 17:00 | 只看该作者
楼主请先确认你这个原理图的正确性

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发表于 2009-4-30 16:59 | 只看该作者
图中的芯片好像是FPGA,但是为什么要用49。9的上拉电阻呢?如果单是上拉的话用K级以上的电阻比较合适,因为49.9的电阻在信号电平为低时耗电很大!做传输线匹配么? 但这种匹配个人感觉不合适。

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发表于 2009-4-11 14:34 | 只看该作者
OC,OD,指的是open collector,open drain,分别是三极管的和场效应管的一个极,如果在芯片内部open的话,没有上拉是不能产生偏置电压,也就无法开启三极管或者场效应管,输出电流。2 ?& F6 \7 b8 v1 I, W

* O$ q7 w5 X" y  x阻抗端接,指的是对于高速信号,对于阻抗匹配的要求会很高,否则会产生反射,造成干扰,要在源端(吸收二次反射)和终端(吸收一次反射)进行端接,尽量达到阻抗的匹配。
1 h" B9 E$ F0 O, ?/ a) L' s- n1 d, V2 F4 e4 x( e2 M
至于FPGA的端口。。。FPGA的管脚可以自己定义,所以都是双向的,就是IO,可以输出可以输入。

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 楼主| 发表于 2009-4-3 20:43 | 只看该作者
本帖最后由 net_king 于 2009-4-3 20:50 编辑 . t( `' D/ h2 E
1.提供端口默认状态# J+ d0 b# Q: o+ ]; K  W" h
2.OC,OD门
3 r" e6 r+ `; V6 S6 B* c3.阻抗端接( V# W6 I7 u, Y% A0 f- c( b
3 v2 E0 O- \- x) l# ?& y
等长设置在pin pair之间设置比较合理,也就不包括了上拉引入的stub' B$ E4 H$ E- G% X. e/ e
forevercgh 发表于 2009-4-2 14:41

7 E6 \$ @% @5 d9 E/ V! I$ [# i. n/ _8 P其中1 K/ P" N3 G8 z* c. D
2.OC,OD门) j0 }6 p; h& A
3.阻抗端接
7 x0 x' ^0 Z9 q这两个概念比较陌生!
7 y7 d* |$ X4 A, B0 \% [3.阻抗端接 在pcb上,表现为什么呢?
+ t% O/ O- z. x$ s; l1 h谢谢!# \% z/ f. O9 W' f( {3 X
FPGA的IO端口2 c' R+ k- u6 }2 T7 t6 P8 U- ]  h; ^
这个说明也比较陌生!指的是rj45吗?还是pci-e?又或者ddr? 分别是3.3v,2.5v,1.5v.

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发表于 2009-4-3 09:27 | 只看该作者
不过上拉49.9欧姆这个值比较奇怪,能知会一下这个FPGA的IO端口是是什么电平吗?
$ [) z9 a0 Y* f2 T如果是1.8V的HSTL/SSTL 通常是上拉到0.9V的,如果仅仅就是简单的上拉,那么通常是利用弱上拉的原理,上拉1K/4.7K, 这样有状态保持和驱动能力1.8/1K= 1.8mA的能力。

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发表于 2009-4-2 14:41 | 只看该作者
1.提供端口默认状态
# K% I$ ~$ y; Y3 X' f2.OC,OD门
' a0 ^% C5 V8 \8 X3.阻抗端接
$ |5 _* H( m' A( s2 b3 q  h$ p% q" h- q' ^
等长设置在pin pair之间设置比较合理,也就不包括了上拉引入的stub
sagarmatha

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发表于 2009-4-1 16:51 | 只看该作者
上拉电阻,增加驱动能力
灭了熊猫,偶就是国宝
自信不是相信自己很强,而是相信自己会变强
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