第4章 信号完整性仿真基础---问题与答疑

amao

第4章  信号完整性仿真基础

forever_2080

64页图4-35 上面一句话，。。。因此应该使T点到接收器之间的传输线阻抗值等于基本传输线阻抗值得两倍，每个分支端接的阻抗也是基本传输线的两倍。

T拓扑是DDR2常用结构，但在PCB layout 中，经常统一规定阻抗值（单端50 ，差分100），没有特别关注T点到单个颗粒的阻抗值，产品做回来，也没有遇到因阻抗不匹配而出现的信号质量问题，是颗粒容错阈值高吗，还是其他原因？

如果按书上说的设计，DDR2的主芯片到T点50欧姆阻抗，那T点到颗粒就要100欧姆，实际作业中好像很难实现，老师你们是怎么解决的？

superlish

forever_2080 发表于 2018-1-24 17:31
64页图4-35 上面一句话，。。。因此应该使T点到接收器之间的传输线阻抗值等于基本传输线阻抗值得两倍，每个 ...

1、个人理解，这个应是基本的理论分析，不考虑其他的，类似于并联后变为1/2
2、可以参考图4-28，后端分支看做25欧的负载，阻抗变化会引起波形问题，但是不代表就器件就不能跑起来，信号质量问题您还要看他严重不严重，正如您所说的，产品没问题，但是不代表信号波形没有变化，相对来说的
3、另外，判断信号的质量问题还和时序有关

L☆√￠‰

superlish 发表于 2018-1-25 18:51
1、个人理解，这个应是基本的理论分析，不考虑其他的，类似于并联后变为1/2
2、可以参考图4-28，后端分 ...

貌似还真是那么一回事，用个101010的大概方波去试下，出来的波形会变的圆滑的有点象正弦波类似。反过来想想，如果T型都OK的话，技术那么成熟了，为什么后来的DDR3，DDR4等不沿用T了呢？都有各方面的考量吧。
有些问题估计是用了其他的技术去平衡掉了，但是不代表不存在吧

dengxuan1534

顶一
个

superlish

tim207 发表于 2018-5-10 17:29
P64中的“”并在最远端的负载处进行适当的终结“”，是一定需要终结？具体一般如何终结？看图是采用下拉串 ...

一个示例，P62有简单介绍匹配技术，可以参考VTT端接电阻

tim207

P64中的“”并在最远端的负载处进行适当的终结“”，是一定需要终结？具体一般如何终结？看图是采用下拉串阻的方式；

tim207

请问P65的“”Stub Delay<=Trt*0.1“”中的Trt是指信号的上升沿（10%~90%）的时间？这个值的理论依据是什么呢？安全长度的适用条件有哪些？

airma1981

看看

superlish

lature 发表于 2018-2-27 22:24
书中P68图4-45的带状线远端串扰近似为0，但是P69-图4-47中的带状线远端串扰还很大？图4-47是微带线的方正吧 ...

是微带线，扫描的是图4-46

superlish

zhouwo 发表于 2018-2-24 14:52
书中P52的仿真TD TR那4张 图片是用什么软件进行仿真的？

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lature

书中P68图4-45的带状线远端串扰近似为0，但是P69-图4-47中的带状线远端串扰还很大？图4-47是微带线的方正吧?

zhouwo

书中P52的仿真TD TR那4张 图片是用什么软件进行仿真的？

icy88

forever_2080 发表于 2018-1-24 18:30
70页
减小串扰的设计规范
倒数第一条和第三条

参考P54中图4-14的埋入式微带线

icy88

forever_2080 发表于 2018-1-24 17:31
64页图4-35 上面一句话，。。。因此应该使T点到接收器之间的传输线阻抗值等于基本传输线阻抗值得两倍，每个 ...

这个是最理想的情况，可以再前仿真中看下，这种情况波形是最好了，当然，我们实际在设计过程中需要根据工艺等其他因素要做平衡，那我们DDR2 t拓扑通常的做法是在T点做端接，要想深入了解，可以按照自己想法做下仿真看是否是自己想象的一样

forever_2080

70页
减小串扰的设计规范
倒数第一条和第三条

嵌入式微带线是那种走线？

使用低速器件能减少串扰，是什么依据？除去成本考虑，高速连接器不更能减少串扰吗？