以太网接口问题求助

liuxiang5119

问题描述如下：
/ X" \' w* U% p: {项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
8 J$ i7 c/ \& a$ T' O
这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由

liuxiang5119

fallen 发表于 2015-9-23 17:16
模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
你要把网络的弄的太长了或者转接 ...

$ v9 t+ R: }. y9 B# _* m6 j这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
) q! O2 L  `1 U

liuxiang5119

zlpkcnm 发表于 2015-9-24 16:12
第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

0 |) f9 k: N: x2 R6 R# T  H按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
( V! x( i) j+ h  ]& ^, S! i. H当然可能我的理解有误  
一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
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zlpkcnm

liuxiang5119 发表于 2015-9-25 08:55
6 ~- I! G9 X1 J按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
第二种上边都是高速的收发线   引线必 ...

% h4 S: n8 D* c5 @: H差分高速信号走内层，EMC很好控制；如果走表层好像有问题
' F" D( f- A% v/ J% J! d: D1 a2 S
' E7 d* q1 k( [5 l: c
2 {, w! h. I; W" \" ^/ P; ?  G
, k: D! E3 X3 s. y4 ?我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。

raytingg

ATERHOS的嗎?我沒記錯，這一個EMI很強，建議選一，LOM的MDI DIFF應該沒哪麼差，我記得INTEL LOM的MDI 長度，好像也不短，INTEL BROADCOM 有建議，CHIPSET遠離TR，你可參考看看。

IterSu

        第二种方法好。第一种方案，UDP不能走长线，一般都要求不超过2cm！而第二种方案的MII走线就可以较长。

xd365

没这样弄过

myeda_365

总的感觉，RMII或者MII线长点比PHY到变压器的模拟线长好点。楼上各位高手已经分析得差不多啊，学习。

zlpkcnm

liuxiang5119 发表于 2015-9-25 13:32

% {8 m( f  P4 ~8 Z6 r单从网络的布局看，那么肯定是第二种好~~~但是从整个设备或者系统的话就需要去衡量了~~~
5 ?/ h/ N3 c6 A" H2 D8 t3 c
6 V) v, |- k; Y+ R首先如果楼主选择第一种方案，那么楼主需要考虑到网络的性能，要尽量缩短PHY与网络变压器的距离，以及所使用的连接器，线缆是否满足要求。
2 b  C. K  M4 [- G" O
另外对于内存影响，那就尽量避开吧。可以采用屏蔽手段什么的。

整个系统还是需要楼主好好做一个方案评估，以及EMC评估。EMC如果过不来那是致命伤~>_<!!!
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liuxiang5119

liuxiang5119 发表于 2015-9-25 13:31
* l, G; R! `- m  g; K/ d理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件 ...

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liuxiang5119

zlpkcnm 发表于 2015-9-25 09:34
差分高速信号走内层，EMC很好控制；如果走表层好像有问题

理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉），
但是现在好多事说第2种好点，这样网口变压器离PHY芯片近点。但是接插件引出线大概在20根左右 （加地线），接插件压力好大感觉
( W8 h* c- p* e/ n( \' R

zlpkcnm

第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

天天在线

学习的漂过

kevin890505

liuxiang5119 发表于 2015-9-23 17:38
这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

原因版主说了。
信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
5 f, y' u: z2 H! p9 @* W8 F% o

pex857617729

有条件的话，可以做下网口一致性测试，看看。

fallen

liuxiang5119 发表于 2015-9-23 17:38
6 |5 h! s/ u; G5 R; r这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

4 k  H& `5 b7 J. y; Z没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
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