高手帮忙看一下一个allegro的DRC错误

keenboyee

如下图所示，红色的为顶层，蓝色的为PCB的底层，所抓的图是一bga封装的芯片。
/ h4 I! I# W6 A! N; ]我的shape的网络属性为gnd,shape 与line,pad,via 等的距离设置为15mil。
图中的两个drc错误是分别是pad 与shape ,line与shape之间太近了，所以出现了drc错误。
, U1 D5 x9 s: a. X7 ^因为图中出现drc错误的同属于一gnd网络，我认为这种DRC不要让allegro检查，不知在allegro中如何设置啊
？？？？？？？？？？？
换句话说，就是相同的网络名称的话，就不执行设计规则检查。
+ o$ o8 e% x0 y; a+ j1 v, l5 Y注意不使用 waive drc。
) b0 T2 Z( o) G& {( D在线等。。。。。。。。。。。。。。。。。。。。。。
9 o0 v1 J2 a: N, Q) c2 O. j
:handshake:handshake:handshake:handshake:handshake:handshake

[ 本帖最后由 keenboyee 于 2008-9-12 10:00 编辑 ]

淘宝小子

学习了

keenboyee

谢谢版主
4 R$ U- Z# S) g，已经解决了
谢谢诸位好心人

zyf2010

是的,这样就可以解决问题

deargds

关闭SAME NET DRC就可以了。