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【悬赏】仿真波形分析!

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发表于 2008-9-9 14:53 | 只看该作者 回帖奖励 |正序浏览 |阅读模式
5E币
哪位大哥能帮忙简单分析一下这个波形,小弟刚开始学allegro,不是太懂。' @6 g( v3 u7 ^5 U7 n# ^% ]& B
拓扑图是一个滤波电路,用的仿真工具是SigXplorer,查看波形用的是SigWave。
6 e' k5 E0 l7 E其中时钟周期是PULSE 2MHZ,J1是驱动,J2是接收。做的是信号完整性仿真的反射仿真。# @. Z- @2 p8 q$ }
小弟不清楚为啥它俩的波形是一高一低,差距太大,还有从图中还能分析到哪些信息啊。
: @5 a) q5 M# a/ a" O6 u; K4 R补充:在做反射参数设置时,发现不管我选择单调性测量还是噪声容限测量或者是其他,为啥波形都显示一样啊?6 X9 U+ `4 k: r7 v/ k; a
请大哥们不吝赐教。) z4 g. W6 ?/ h- d% |- G% K# ?
小弟谢了!

wave.PNG (10.85 KB, 下载次数: 14)

这是仿真波形图

这是仿真波形图

Topology.PNG (18.02 KB, 下载次数: 1)

这是拓扑图

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我谈几点个人的看法: 1,楼主其实提出了一个很好的问题,那就是,低速信号也存在信号完整性问题,因为现在很多低速信号,上升沿很快。而有些规范,如I2C,对上升沿等有要求。 2,一高一低很好解释,那就是在驱动端有串联电阻,输出电压被分压,我怀疑楼主在提取拓扑前,没有正确设置叠层,使得提取出来的传输线阻抗只有30几欧姆,一般像此类信号,走4mil或5mil,阻抗通常会到50欧姆以上。如果是这样的话,你在接收端得到的波形 ...
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发表于 2008-9-27 10:32 | 只看该作者
很有收获!

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 楼主| 发表于 2008-9-10 16:59 | 只看该作者
原帖由 Allen 于 2008-9-10 16:27 发表 $ l/ }. Q6 a: r3 [/ c
SigXplorer不能做频域仿真,FFT是基于时域仿真的结果变换所得,没有意义。
' ^7 F. N* x0 a0 Z- r/ [/ `+ l$ g
哦 学习了,今天收获很大,谢谢大家,谢谢EDA365
Allen 该用户已被删除
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发表于 2008-9-10 16:27 | 只看该作者
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 楼主| 发表于 2008-9-10 14:37 | 只看该作者
原帖由 Allen 于 2008-9-10 13:43 发表 0 j- m' k9 n% k6 z
(1)上升时间取周期的1/10是经验值,是在没有器件资料的情况下为了方便估算而设。# F8 W+ V: w4 S& a2 g& [. n
(2)激励的大小只跟信号源自己有关,你可能想问输出的大小吧,你这里的输出大小主要跟电路的衰减系数及传输线损耗有关,但后者在 ...
, J9 Y7 z* |9 H3 ^* {( Y/ ~
谢谢Allen,我受教了,继续努力学习!!!6 H) b  M; K% n. v$ p  k$ K
不知道在SigXplorer中能不能进行频域仿真啊(我只知道在Sigwave中可以选择FFT模式显示,这是不是就是传说中的频域仿真)?1 i7 b& E  M* r6 j( M+ y
祝EDA365论坛网越办越好!!!" C- L4 l# _0 s! K- G0 y

  B4 j5 l5 u/ S3 V# t; ]& a  T[ 本帖最后由 meijingguoyu 于 2008-9-10 14:39 编辑 ]
Allen 该用户已被删除
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发表于 2008-9-10 13:43 | 只看该作者
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 楼主| 发表于 2008-9-10 12:14 | 只看该作者
是不是只能给一个人(悬赏)积分啊?
: M' h4 o% r- X" \' a5 w% ^. L我还想给Allen,呵呵

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 楼主| 发表于 2008-9-10 12:12 | 只看该作者
谢谢tianya ,你的回复帮助了我好多问题!

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 楼主| 发表于 2008-9-10 12:10 | 只看该作者
Allen版主,谢谢您的建议。我这段时间正在努力看仿真,也理解了您上次给我提的建议,知道了自己的错误。谢谢,呵呵。, K! M6 G. |9 o
针对您的回复,我有几个问题还想请教:- d0 Y, P) c8 B$ z8 X) ~- {
1.激励的大小受什么因素影响(这个2M的激励是我随便加的)。
; r" u) C/ M3 v5 U% [; Z2.“传输线最长的为400mil,传输延时约0.07ns”这个是如何计算的。
( w3 u# c8 u" D( ~: `3.仿真如何得到信号在频域的影响(我真正的目的就是想在频域里对电路进行仿真)。% n0 e3 a9 y: e' P: j
希望您能帮帮我,谢谢Allen。

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发表于 2008-9-10 12:05 | 只看该作者
楼主可以放大一下输出波形的边沿,看看上升时间多少。" J7 P6 b8 Q7 R& F6 [
SQ的TLSIM在仿真时,激励的上升时间由模型的RAMP确定。也可以直接看看IBIS的ramp数据。从图中可以看到输出端波形上升沿很快。8 a$ |1 y, H8 F# O0 ^7 n; U
Allen给出了高速信号的定义,不过在这里上升时间并不能简单的说是周期的几分之几,而应该由器件决定,只是趋势当然是速度越快,上升时间越小。
Allen 该用户已被删除
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发表于 2008-9-10 11:23 | 只看该作者
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发表于 2008-9-10 09:30 | 只看该作者
抄一段话在这里:/ O$ f5 K% P# [' }( d0 a
“当信号沿着实际有损传输线传播时,高频分量的幅度减小而低频分量的幅度保持不变。由于这种选择性的衰减,信号的带宽降低。随着信号带宽的降低,信号的上升沿会增长。正式这与频率有关的损耗使得上升沿退化”  b4 \$ N) D" P! S, B; ^
这样应该会比较容易理解吧,并不是设置的问题。
6 |, Y0 W1 d. k2 T4 C6 i6 F5 N  p震荡由阻抗不匹配造成,是否有过冲,你可以去跟器件的数据手册比较看看。

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 楼主| 发表于 2008-9-10 08:41 | 只看该作者
原帖由 tianya 于 2008-9-9 22:47 发表 + [" {% M$ D1 `
我谈几点个人的看法:, Y# k. ~  K. ^+ q# D
1,楼主其实提出了一个很好的问题,那就是,低速信号也存在信号完整性问题,因为现在很多低速信号,上升沿很快。而有些规范,如I2C,对上升沿等有要求。) F/ k, n6 B! _
2,一高一低很好解释,那就是在驱动端 ...
! R. z# h( K% e) ?
你好,你的意思我基本理解了,您能告诉我一下,比如为何会出现衰减,是在哪里设置,还有是不是有(震铃)震荡产生啊,还有过冲等,它们又是如何消除/降低的,谢谢您了。

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 楼主| 发表于 2008-9-9 15:00 | 只看该作者
不知道为啥,图形没有显示全,要是看不到,麻烦大家下载了看,如果问题解决了,我会给大哥加威望的!谢谢了。

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发表于 2008-9-9 14:53 | 只看该作者
我谈几点个人的看法:
* c6 W2 W) y) N. T% c2 Q/ |1,楼主其实提出了一个很好的问题,那就是,低速信号也存在信号完整性问题,因为现在很多低速信号,上升沿很快。而有些规范,如I2C,对上升沿等有要求。1 M5 ~6 E, _! V6 R- V8 H/ [0 V
2,一高一低很好解释,那就是在驱动端有串联电阻,输出电压被分压,我怀疑楼主在提取拓扑前,没有正确设置叠层,使得提取出来的传输线阻抗只有30几欧姆,一般像此类信号,走4mil或5mil,阻抗通常会到50欧姆以上。如果是这样的话,你在接收端得到的波形电平应该会到3V左右。. a$ W$ @7 o) V; A; n& K
3,还可以看到,上升沿从驱动端到接收端,衰减了很多(注意X轴标尺是us)。
! v2 C$ }+ s& v. O5 e3 \3 {( y* R4,至于为什么波形都一样,我对SQ不熟,我猜测,不管选什么测量,仿真的拓扑,模型是一样的,波形当然一样,只是仿真后测量报告会有所区别。
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