链路中有电容，S参数测试会有影响么？

Jerry_668

在做S参数测试SDD11的时候，链路中接了一个AC耦合电容，带电容直接测试可以么？会出现什么现象？低频的时候，回波损耗会很大么？

shark4685

看了十几遍才知道你大概问什么？理解能力太差了。。。。。
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5 w& H. R' i3 \! I1 c- W" \1 zSDD11的测试本质是通过反射来判断通道的一致性，如果你的上电是指芯片工作，能发出信号，你们需要做的是在连接器端有源测试。而你在没上电的时候，做了下无源测试，发现通道的响应不一样的话。
7 a, t6 ~6 }; X% L2 ~
/ j6 ~2 U4 Q/ _6 s问题的答案就是：你在做无源测试的时候什么端接都没有，芯片的作为信号的输入，内阻大于5K欧，而在做有源测试时，整个通道都是匹配好的，SDD11的反射通道响应肯定是不一样的啊。

cousins

模拟电路最后几章大篇幅的讲述运算集成，再衍生到数字电路中又重点讲了等效电路，然而基础都源自于小信号分析电路。
具体芯片内部如何去设计这些百万级以上的集成电路，我们不需要过分的去关注，只需要知道：
+ f, h. v# w$ ]6 r0 ?对于交流小信号，输入阻抗和输出阻抗的定义是对地或者对电源的值。
没导通的情况下，CMOS也好BJT也好，集成的各种逻辑电路也好，最终等效的一个电平转换的PN结都属于截止状态，因此可视作无穷大，通常是等效于上拉或者下拉的几十~几百K电阻。
导通后，高速数字电路来讲，我们需要的上拉或者下拉PN结处于饱和状态，而对应的另一个PN结处于截止状态，这个时候，接受输入阻抗会变的比较小，小到什么程度呢？为了保证整个通路的最大传输效率，相对于上拉下拉切换速率的阻抗匹配就是我们需要考虑的了。

EICSIM

有電容的影響

PlayEDA

如果你的電容的S參數，有建立起DC的數值，在DC的情況應該會得到開路的響應
如果沒有的話，可能會發生模擬的假性震盪，這樣就不準確了
建議是分開模擬，在另外把電容的情況掛載上去，可能會好一些

zw419404669

学习了

红孩儿

若华110 发表于 2015-3-16 11:24
什么逻辑电平 与什么协议没有关系 ；电平是IC硬件接口电路决定的。
; W7 `' c- @* X8 ^) T3 v不同电平输入输出电阻不同    端接 ...

" g5 ~% o2 f' N+ W) U* n是的。

若华110

Jerry_668 发表于 2015-1-15 12:22
( l1 ]  X: C9 }# `' j! Q6 Y- N说道电平规范，我还有个疑问一直没弄清楚。就拿PCIE来说，之前我看过一个芯片的Datesheet，PCIE的电平规 ...

7 h) V, V4 d/ t, Y6 ~8 [ 什么逻辑电平 与什么协议没有关系 ；电平是IC硬件接口电路决定的。
. s+ N5 t% h" c0 g6 y" e, K不同电平输入输出电阻不同    端接方式不同  能支持的最大的通信速度不同
  Z" h  B% r' V. d; M8 t

Xuxingfu

6 [) r8 C" k$ ^  Y
% I6 O7 u! M- x, u- x! v7 O& ]回答问题直奔主题：比如你差分线中间串接一个0.1uf电容，低频和高频的S11都会变差，频率越高S11变差越严重（跟具体电容ESR ESL相关）。
+ U, N) r$ d( _1 T- @! I
低频@<1G S11会差3～8dB，高频3G~6GHz 10+db这个量级。

/ _# g, k) Q3 Z6 j( L- K4 g8 M4 F8 l具体情况具体分析，跟线长也密切关系。
$ T: c; x4 p5 X0 W) o# C' Z

Jerry_668

cousins 发表于 2015-1-15 10:53
8 G& b! R! e: J模拟电路最后几章大篇幅的讲述运算集成，再衍生到数字电路中又重点讲了等效电路，然而基础都源自于小信号分 ...

大概弄明白了，谢谢斑竹~谢斑竹~斑竹~竹

Jerry_668

shark4685 发表于 2015-1-15 10:44
6 e; C' v3 l9 J- \9 ~4 x先弄清楚你芯片是高速通道是什么样的电平规范如：CML,PECL,LVDS等，有个资料上传不上来，你先看看各自的电 ...

& T/ B% m2 u2 P1 [9 [$ `如果有资料的话，求分享，或者分享链接也可以呀
2 V9 ~2 n+ L- H# I; }

Jerry_668

shark4685 发表于 2015-1-15 10:44
8 r1 u- ]3 v1 P* B+ l, N先弄清楚你芯片是高速通道是什么样的电平规范如：CML,PECL,LVDS等，有个资料上传不上来，你先看看各自的电 ...

* n$ u2 o% T7 ?6 A说道电平规范，我还有个疑问一直没弄清楚。就拿PCIE来说，之前我看过一个芯片的Datesheet，PCIE的电平规范是CML，那问题就来了，是所有芯片的PCIE总线的电平规范都是CML么，还是说不同芯片会有区别？
串行链路中接的AC耦合电容，一个作用是隔直，另外一个作用提供过电压保护。正因为这两个作用，也就使得拥有不同工作电压的芯片之间通信，而不影响对方。
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shark4685

先弄清楚你芯片是高速通道是什么样的电平规范如：CML,PECL,LVDS等，有个资料上传不上来，你先看看各自的电平规范。

Jerry_668

不好意思，不好意思，表达能力太差，多多包涵。
0 r& H( o$ D/ |1 p& t上面忘了说明一点，这个测试是TX方向的，芯片是驱动端。那意思就是说，芯片作为驱动端，在工作的时候会接上匹配电阻，类似于DDR的ODT？？？（这种情况可能性应该不大）
我还有一个理解就是，芯片作为驱动端处于工作状态的时候，那些CMOS或者一些别的元器件处于导通状态，阻抗会变小，阻值大小会和链路匹配，没有工作的时候，元器件没有导通，阻抗就处于5Kohms的状态。会不会是这样呢？？
$ x2 ~+ U1 p2 g" ^2 ~; v$ H+ y9 [% M) T% D芯片的工作状态不懂啊，求解？

shark4685

看了十几遍才知道你大概问什么？理解能力太差了。。。。。

SDD11的测试本质是通过反射来判断通道的一致性，如果你的上电是指芯片工作，能发出信号，你们需要做的是在连接器端有源测试。而你在没上电的时候，做了下无源测试，发现通道的响应不一样的话。
. h/ ?9 ]4 C2 s' t( d1 b! h) S* L
) m6 j, `6 l- e) C问题的答案就是：你在做无源测试的时候什么端接都没有，芯片的作为信号的输入，内阻大于5K欧，而在做有源测试时，整个通道都是匹配好的，SDD11的反射通道响应肯定是不一样的啊。